数字系统设计

1、数字系统实验报告（一）加法器1） 实验目的（1） 复习加法器的分类及工作原理。（2） 掌握用图形法设计半加器的方法。（3） 掌握用元件例化法设计全家器的方法。（4） 掌握用元件例化法设计多位加法器的方法。（5） 掌握用Verilog HDL语言设计多位加法器的方法。（6） 学习运用波形仿真验证程序的正确性。（7） 学习定时分析工具的使用方法。2） 实验步骤（1） 用图形法设计半加器，仿真设计结果。（2） 用元件例化的方法设计全加器，仿真设计结果。（3） 用元件例化的方法设计一个4位二进制加法器，仿真设计结果，进行定时分析。（4） 用Verilog HDL语言设计一个4位二进制加法器，仿真设计结

2、果，进行定时分析。（5） 分别下载用上述两种方法设计的4位加法器，并在线测试。3） 用Verilog HDL语言设计的4位加法器程序ssyym4.v如下：module ssyym4(A,B,CI,S,C);input 3:0 A,B;input CI;output 3:0 S;output C;assign C,S=A+B+CI;endmodule4） 实验原理加法其实能过实现二进制加法运算的电路，是构成计算机中算术运算电路的基本单元。加法器可分为1位加法器和多位加法器两大类。1位加法器又可分为半加器和全加器，多位加法器可分为串行进位加法器和超前进位加法器。A、 半加器 不考虑来自低位的进位而

3、将两个1位二进制数相加，为半加，实现半加运算的电路称为半加器。B、 全加器 将两个1位二进制数相加时，除了最低位以外，每一位都应该考虑来自地位的进位，即将两个对应位的加数和来自低位的进位三个数相加，称为全加，实现全加运算的电路称为全加器。5） 时序仿真波形图 半加器主电路图和波形图全加器主电路图和波形图4位串行进位全加器原理图全加器时序仿真波形图如下：（二）译码器1）实验目的（1） 复习二进制译码器及显示译码器的构成及工作原理。（2） 掌握用Verilog HDL语言设计二进制译码器的方法。（3） 掌握用Verilog HDL语言设计显示译码器的方法。（4） 进一步学习运用波形仿真验证程序的正

4、确性。2）实验内容（1） 用Verilog HDL语言设计3线-8线译码器，仿真设计结果。（2） 用Verilog HDL语言设计七段数码管显示译码器，仿真设计结果，进行定时分析。3）实验原理 译码器是数字系统中常用的组合逻辑电路，其逻辑功能是将每个输入的二进制代码译成对应的高低电平并输出。常用的译码器电路有二进制译码、二-十进制译码器和显示译码器三类。A、3线8线译码器 3线8线译码器是二进制译码器的一中，其输入为一组三位二进制代码，而输出则是一组高低电平信号。B、七段数码显示译码器 为了能以十进制数码直观的显示数字系统的运行数据，目前广泛使用七段数码显示译码器来显示字符，因这种字符显示器有

5、七段可发光的线段拼合而成，又称为七段数码管。半导体数码管的每条线段都是一个发光二级管。如果七个发光二级管的公共端是阴极并且连接在一起，则成为共阴极数码管，反之称为共阳极数码管。3）设计示例（1） 用Verilog HDL语言设计的3线-8线译码器程序decoder_38.v如下：module decoder_38(out,in);output7:0out;input2:0in;reg7:0out;always(in)begincase(in)3d0:out=8b11111110;3d1:out=8b11111101;3d2:out=8b11111011;3d3:out=8b11110111;3

6、d4:out=8b11101111;3d5:out=8b11011111;3d6:out=8b10111111;3d7:out=8b01111111;endcaseendendmodule（2） 用Verilog HDL语言设计的七段数码显示译码器程序decoder4_7.v如下module decode4_7(a,b,c,d,e,f,g,D3,D2,D1,D0);output a,b,c,d,e,f,g;input D3,D2,D1,D0;reg a,b,c,d,e,f,g;always(D3 or D2 or D1 or D0)begincase(D3,D2,D1,D0)0:a,b,c,d

7、,e,f,g=7b1111110; 1:a,b,c,d,e,f,g=7b0110000;2:a,b,c,d,e,f,g=7b1101101; 3:a,b,c,d,e,f,g=7b1111001;4:a,b,c,d,e,f,g=7b0110011; 5:a,b,c,d,e,f,g=7b1011011;6:a,b,c,d,e,f,g=7b1011111; 7:a,b,c,d,e,f,g=7b1110000;8:a,b,c,d,e,f,g=7b1111111; 9:a,b,c,d,e,f,g=7b1111011;default:a,b,c,d,e,f,g=7bx;endcaseendendmodul

8、e七段显示译码器主电路图和波形图（三）数码管扫描显示电路设计1）实验目的（1） 掌握数码管扫描显示的工作原理。（2） 进一步掌握多层次结构电路的设计方法。（3） 掌握实验硬件系统的使用方法。2）实验内容（1） 用Verilog HDL语言设计构成“扫描信号发生器”电路的子模块，生成符号，并进行仿真验证。（2） 用Verilog HDL语言设计“七段显示译码器”，生成符号，进行仿真验证。（3） 用图形法设计出“数码管扫描显示电路”，进行仿真验证。（4） 下载该电路，并进行在线测试。3）设计示例（1） 用Verilog HDL语言描述的计数模块程序count6.v如下：module count6(

9、clk,Q);input clk;output 2:0 Q; reg 2:0 Q;always (posedge clk)beginif(Q=5) Q<=0;else Q<=Q+1;endendmodule(2) 用Verilog HDL语言描述的译码模块程序decode3_6.v如下:module decode3_6(D,Y);input 2:0 D;output 5:0 Y;reg 5:0 Y;always (D) begincase(D)0:Y=6b000001: 1:Y=6b000010:2:Y=6b000100: 3:Y=6b001000:4:Y=6b010000: 5:

10、Y=6b100000:default:Y=6b000000;endcaseendendmodule（3） 用Verilog HDL语言描述的七段显示译码器程序decode.v如下:module decode(D,a,b,c,d,e,f,g);input 2:0 D;output a,b,c,d,e,f,g;reg a,b,c,d,e,f,g;always (D) begincase(D)0:a,b,c,d,e,f,g=7b1101101;1:a,b,c,d,e,f,g=7b1111110;2:a,b,c,d,e,f,g=7b1111110;3:a,b,c,d,e,f,g=7b1111001;4

11、:a,b,c,d,e,f,g=7b0110011;5:a,b,c,d,e,f,g=7b1111111;default:a,b,c,d,e,f,g=7b000000;endcaseendendmodule数码管扫描电路及显示（四）数字频率计设计1） 实验目的 （1） 了解数字频率计的基本构成及工作原理。（2） 掌握数字频率计的设计方法。（3） 掌握自顶向下的数字系统设计方法，体会其优越性。2） 实验内容（1） 用Verilog HDL语言设计出数字频率计的控制电路，进行仿真验证，并生成符号。（2） 用图形法设计出4位数字频率计，进行仿真验证。3） 设计示例控制模块：锁存模块主电路图：扫描电路：数字频率计：（五）个人体会：通过这几周的实验，我又学会了一些新的软件的使用，记得第一节课的时候，大家都不会，然后一步步跟着老师做，可能还赶不上，互相讨论着，当时有一个同学做出了结果，大家都争着抢着去看去问，我觉得还是很好玩的一件事。虽然每节课都是推迟半小时下课，但是大家并没有什么异议，反而比较在乎的是有没有做出结果。我想大三和大一、大二的心境还是很不一样的。大家也多多意识到专业知识的重要性了。这次实验最后有次测验，我们都认真准备了，