《IC原理》复习资料

1、IC原理复习资料1. 按照半导体集成电路的集成度来分，分为哪些类型？小规模集成电路（SSI）、中规模集成电路（MSI）、大规模集成电路（LSI）、 超大规模集成电路（VLSI）、特大规模集成电路（ULSI）、巨大规模集成电路（GSI）o2. 按照器件类型分，半导体集成电路分为哪几类？BJT 型、MOS 型、Bi-CMOS 型3. 按电路功能或信号类型分，半导体集成电路分为哪几类？数字集成电路、模拟集成电路、数模混合集成电路4. 四层三结的结构的双极型晶体管中隐埋层的作用？ 减小寄生pnp管的影响；减小集电极串联电阻。5. &&&&&&&&

2、amp;&后采集了的 简单叙述一下pn结隔离的NPN晶体管 的光刻步骤？N+隐埋层扩散孔光刻一 P隔离扩散孔光刻一 P型基区扩散孔光刻-N+发射 区扩散孔光刻一引线孔光刻一反刻铝6. 简述硅栅P阱CMOS勺光刻步骤？P阱光刻一光刻有源区一光刻多晶硅一 P+区光刻-N+区光刻一光刻接触孔 一 光刻铝线7. 以P阱CMO工艺为基础的BiCMOS勺有哪些不足？NPN晶体管电流增益小；集电极的串联电阻很大；NPN管C极只能接固定电位，从而限制了 NPN管的使用。8. 以N阱CMO工艺为基础的BiCMOS勺有哪些优缺点？并请提出改进方法。B CP*T1STN*p 1Z阱N阱P-SUB优点：NPN

3、具有较薄的基区，提高了其性能；N阱使得NPN管C极与衬底 隔开，可根据电路需要接电位。缺点：集电极串联电阻还是太大，影响双极器件的驱动能力改进方法：在N阱里加隐埋层，使NPN管的集电极串联电阻减小；使CMOS器件的抗闩锁性能大大提高NMOSP-epiPLSUBN,-BL9. 双极型IC的隔离技术主要有几种类型。pn结隔离、绝缘介质隔离及性能更优越的pn结隔离、绝缘介质隔离混合的隔离工艺-混合隔离（等平面隔离）。其中最重要的是典型的pn结隔离的工艺内 容，这仍然是双极型逻辑集成电路制造中最最常用的隔离工艺，因为该工艺与 常规平面制造工艺相容性最好。pn结隔离-利用反向pn结的大电阻特性实现集成电

4、路中各元器件间电性隔 离方法;介质隔离-使用绝缘介质取代反向pn结，实现集成电路中各元器件间电 性 隔离方法；混合隔离-在实现集成电路中各元器件间电性隔离时，既使用了反 向pn结的大电阻特性又使用了绝缘介质电性绝缘性质的方法。10. 为什么集成双极型晶体管会存在寄生效应？画出截面图并说明何谓有源寄生效应。为了在一个基片上制造出多个器件，必须采用隔离措施，pn结隔离是一种常用的工艺。在pn结隔离工艺中，典型npn集成晶体管的结构是四层三结构， 即npn管的高浓度n型扩散发射区-npn管的p型扩散基区-n型外延层（npn管的 集电区）-p型衬底四层，以及四层之间的三个pn结这样的工艺结构。这就会产

5、生寄生pnp晶体管。11.如何抑制集成双极型晶体管的有源寄生效应和无源寄生效应?抑制有源寄生效应的措施：（1）在npn集电区下加设if埋层，以增加寄生pnp管的基区宽度，使少子在基区的复合电流增加，降低基区电流放大系数Ppnp使寄生pnp管的电流放大系数降至0.01以下，则有源寄生转变为无源寄 生, 仅体现为势垒电容的性质。；同时埋层的 n+扩散区形成的自建减速场也有一定的降低的作用，还可降低上。（2）可采用外延层掺金工艺，弓I入深能级杂质， 降低少子寿命，从而降低&pnp。掺金工艺是在npn管集电区掺金（相当于在pnp 管基区掺金）。掺金的作用，使 pnp管基区中高复合中心数增加，少

6、数载流子在 基区复合加剧，由于非平衡少数载流子不可能到达集电区从而使寄生pnp管电流放大系数大大降低。（3）还应注意，npn管基区侧壁到P+隔离环之间也会形成 横 向pnp管，必须使npn管基区外侧和隔离框保持足够距离。抑制无源寄生效应的措施：pn结电容的大小与结的结构和所处的状态有关， 即与pn结上所加的偏压有关；还与 pn结的面积有关，减小pn结的面积是减小pn结电容的有效方法。降低上的方法是在npn集电区下加设n+埋层，采用磷穿透工艺可进一步降低rcso12. 下图示出横向pnp管、纵向pnp管的剖面图。试说明它们的结构与特点。b0 0® k衬底PNP型管横向PNP型管PLay

7、out 74横向pnp管的制作可与普通的npn管同时进行，不需附加工序。采用等平面隔离工艺的横其中心 p型发射区和外围p型区是与普通npn管基区 淡硼扩散同时完成的，而基区即为外延层。在横向 pnp管中，发射区注入的少子（空穴）在基区中流动的方向与衬底平行，故称为横向pnp管。纵向pnp管以P型衬底作集电区，集电极从浓硼隔离槽引出。N型外延层作基区，用硼扩散作发射区。由于其集电极与衬底相通，在电路中总是接在最 低 电位处，这使它的使用场合受到了限制，在运放中通常只能作为输出级或输 出缓13. 说明提高衬底pnp管电流增益的主要措施 降低基区材料的缺陷，减少复合中心数目，提高基区少子寿命。 适当

8、减薄基区宽度，采用薄外延材料。但同时应注意，一般衬底pnp管 与 普通的npn管做在同一芯片上，pnp基区对应npn管的集电区，外延过薄，将 导 致npn管集电区在较低反向集电结偏压下完全耗尽而穿通。 适当提高外延层电阻率，降低发射区硼扩散薄层电阻，以提高发射结注入效率。 在衬底和外延层之间加 p+埋层，形成少子加速场，增加&值。注意在纵向pnp管中不能加n+埋层，这样将形成少子减速场，降低 P值。14. 画图说明MOS IC寄生沟道的形成原因。它对 MOS集成电路的正常工作产 生什么影响？如何防止MOS!成电路产生寄生沟道?4tt ox1JlJ T lJBA由图可见，当互连跨过场氧区

9、时，如果互连电位足够高，可能使场区表面 反 型，形成寄生沟道，使本不应连通的有源区导通，造成工作电流泄漏，使器 件电 路性能变差，乃至失效。预防措施： 增厚场氧厚度t，°，使V，TFT，但需要增长场氧时间，对前部工序有影 响，并将造成台阶陡峭，不利于布线。 对场区进行同型注入，提高衬底浓度，使V，TFT。但注意注入剂量不宜过 高，以防止某些寄生电容增大，和击穿电压的下降。 版图设计时，尽量把可能产生寄生MOS管的扩散区间距拉大，以使W/LJ,但这样将使芯片面积T,集成度15. 为什么说Latch-Up （锁定/闩锁）效应是CMOSIC存在的一种特殊的寄生效 应？画出其等效电路图，说明

10、消除 “Latch-up”效应的方法？Latch-Up （锁定）是CMOS存在一种寄生电路的效应，它会导致 Vdd和Vss短 路，使得晶片损毁，或者至少系统因电源关闭而停摆。这种效应是早期CMOS技术不能被接受的重要原因之一。在制造更新和充分了解电路设计技巧之后， 这 种效应已经可以被控制了。 CMOS电路之所以会产生Latch-Up效应，是因它 具有4层3结的结构。我们可以用下图来表示。在图中我们以剖面图来看一个CMOS反相器如何发生此效应，而且它是用 P型阱制造生产。在这个图中，我们 同时也 描绘了寄生电路，它包含了两个 BJT （个纵向npn和一个横向pnp）和 两个电阻（Rs是因N型衬

11、底产生，Rw是因P阱产生）。BJT的特性和MOS是 完全两样的。iiSubBJT有三个端点，分别为：集电极（C）、基极（B）、发射极（E）。在一个 npn晶体管 中，电流会从集极流至射极，如果集极-射极偏压（VC曰大于等于某 一个正电压（例 女口，0.2V的饱和电压），且基极-射极偏压（VBE）大于0.6V或 更多一些。在pnp晶 体管中，电流电压极性刚好与 npn相反。图（a）中的是 一个pnp晶体管，T2则是一个npn晶体管。如果Rs与Rw愈大，那么Latch-Up 便愈可能发生，其等 效电路图如图（b）中所示。如果有足够的电流流入 N型衬 底而从P型阱中流出， 在Rs两端的电压将可能有足

12、够大的偏压使得 I和T2两 个晶体管进入线性区而 如同一小电阻。因此从电源会流出多少电流就由 Rs的值 来决定，这个电流可能 足够大而使得电路故障。在单阱工艺的MOS器件中（P阱为例），由于NMOS管源与衬底组成PN 结，而PMOS管的源与衬底也构成一个PN结，两个PN结串联组成PNPN结构， 即两个寄生三极管（NPN和PNP）, 一旦有因素使得寄生三极管有一个微弱导通， 两者的正反馈使得电流积聚增加，产生自锁现象。影响：产生自锁后，如果电 源 能提供足够大的电流，则由于电流过大，电路将被烧毁。消除“Latch-up”效应的方法版图设计时：为减小寄生电阻 Rs和Rw版图设计时采用双阱工艺、多增

13、加电源和地接触孔数目，加粗电源线和地线，对接触进行合理规划布局，减小有害的 电位梯度；工艺设计时：降低寄生三极管的电流放大倍数：以N阱CMOS为例，为降低两 晶体管的放大倍数，有效提高抗自锁的能力，注意扩散浓度的控制。为减小寄生PNP管的寄生电阻Rs,可在高浓度硅上外延低浓度硅作为衬底，抑制自锁效 应。工艺上采用深阱扩散增加基区宽度可以有效降低寄生NPN管的放大倍数;具体应用时：使用时尽量避免各种串扰的引入，注意输出电流不易过大。 器件外部的保护措施 ? 低频时加限流电阻（使电源电流 <30mA）? 尽量减小电 路 中的电容值。（一般 C<0.01 延）16. 如何解决MOS器件中

14、的寄生双极晶体管效应？ 增大基区宽度：由工艺决定; 使衬底可靠接地或电源。17- 集成电路中常用的电容有哪些？反偏 PN 结电容和 MOS 电容器。18. 说明双极型模拟集成电路隔离区的划分原则。 NPN 管 Vc 相同时，可放在同一隔离区内; PNP的Vb相同时，可放在同一隔离区内； NPN管的Vc和pnp管Vb相同时，可放在同一隔离区内； 硼扩电阻原则上可放在同一隔离区内，但因阻值大，占面积大时，通常把 电阻按最高电位的不同，进行分区隔离 ; MOS 电容需单独占一个隔离区。隔离区，划分隔离区原则是明1. 对同类型晶体管如npn晶体管，凡是集电 极电位相同的骨子，可放在同一隔离区内， 而集

15、电 极电位不相同的管子.都要相互隔离，放在不同的 隔离区内。2. 对于横向pnp晶体管，因以外延层为基区，所以凡是基极电位相同的横向 pnp管可放 在同一隔离区。如果npn管集电极和横向pnp管基极电 位相同，也无需隔离。3. 对于电阻，原则上所有电阻都可以放在同一隔离区内，但所有电阻与隔离区都必须处于反 偏状态，实际的上考虑到为降低对电阻的耐压要求和互连方便，通常不采取这种办法。4. 电阻和晶体管能否放在同一隔离区内.要看具体情况。对于npn晶体管来说，如果基区扩散 电阻两端中的高电位一端比集电极电位低，则可放在同一隔离区内；对于完全纵向的pnp管来说，基区扩散电阻两端中的低电位一端若比集电

16、极电位高者，则该电阻与该晶体和可放在同一隔离区内。5. pn结隔离的隔离槽，必须接全电路最低电位，以保证集电区-衬底处于反偏状态。6. 在上述原则的前提下，要综合考虑是否有利于电路性能的改善，成品率的提高等，灵活地划分隔离区。19. LSTTL与非门隔离区划分。20. 说明M0辭件的基本工作原理。它与BJT基本工作原理的区别是什么？MOS器件基于表面感应的原理，是利用垂直的栅压Vgs实现对水平Ids的控制。它是多子(多数载流子)器件。用跨导描述其放大能力。双极器件(两种载 流子导电)是多子与少子均起作用的器件，有少子存贮效应，它用基极电流控制 集电极电流，是流控器件。用电流放大系数描述其放大能

17、力。21. 试述硅栅工艺的优点。 它使|VTP|下降1.1V,也容易获得合适的VTN值并能提高开关速度和集成度。 硅栅工艺具有自对准作用，使栅区与源、漏交迭的密勒电容大大减小，也使 其它寄生电容减小，使器件的频率特性得到提高。另外，在源、漏扩散之前进 行栅氧化，也意味着可得到浅结。 硅栅工艺还可提高集成度，这不仅是因为扩散自对准作用可使单元面积大为 缩小,而且因为硅栅工艺可以使用“二层半布线”即一层铝布线，一层重掺杂 多晶硅 布线，一层重掺杂的扩散层布线。22. 写出MOS晶体管的线性区、饱和区和截止区的电流-电压的萨式方程。写出MO關体管的跨导gm的数学表达式。【DS = KN a(V GS

18、-ATN )V DSADS VGS-VTN , PS PS - LN2 VGS VTNA VDS VGS VTN* I DS = kN (VGS VTN V (1 + ADS )Kss VTNids = °,-"1 DS | g m八GSI叶-ox . y一 trv DSL oxJgm3"s.GS -VTN= y/2jLI nCox(W /L)l ds蜷L23. 说明MOS晶体管的最高工作频率同栅极输入电容之间的关系，说明提高MOS晶体管工作频率的有效措施。fm =2fm * TT，CVGS -岭)从最高工作频率的表达式，我们得到一个重要的信息：最高工作频率与MO

19、S器件的沟道长度L的平方成反比，减小沟道长度 L可有效地提高工作频率24. 列出影响MOS体管的阈值电压VT的因素。为什么硅栅NMO器件相对于铝栅NMO器件容易获得增强型器件?第一个影响阈值电压的因素是作为介质的二氧化硅 (栅氧化层)中的电荷 Qss 以及电荷的性质。第二个影响阈值电压的因素是衬底的掺杂浓度。第三个影响阈值电压的因素是由栅氧化层厚度 tox 决定的单位面积栅电容的 大小。第四个对器件阈值电压具有重要影响的参数是栅材料与硅衬底的功函数差Sis的数值。铝栅的MS为-0.3V硅栅为+0.8V。所以硅栅NMOS器件相对于铝 栅 NMOS 器件容易获得增强型器件。25. 什么是MO關体管

20、的衬底偏置效应？ CMO倒相器有衬底偏置效应吗？当MOS晶体管的源极和衬底不相连时，即 Vbs (Bulk-Source) A0的情 况， 由基本的 pn 结理论可知，处于反偏的 pn 结的耗尽层将展宽。由 于栅电 容两边电荷守衡，所以，在栅上电荷没有改变的情况下，耗尽层电荷的增加，必然导致沟道中可动电荷的减少，从而导致导电水平下降。若要维持原有的导电水平，必须增加栅压，即增加栅上的电荷 数。对器件而 言，衬底偏置电压的存在，将使 MOS晶体管的阈值电 压的数值提高。对 NMOS,Vtn更正，对PMOS, Vtp更负，即阈值 电压的绝对值提高了。 CMOS 倒相器没有衬底偏置效应，但 CMOS

21、 传输门有。26. 为什么通常PMOSI的(W/L)p比NMO管的宽长比(W/L) n大？大多少 倍？因为有效电子迁移率约是有效空穴迁移率高的 2.5 倍，为保证导电因子相等 , 进而保证有对称的电流特性、跨导等，往往在设计输出级电路时，要求 pMOS 管的(W/L) p比NMOS管的宽长比(W/L) n大2.5倍。27. NMO传输门和PMO传输门在传输高电平和低电平时，各有什么特点。NMOS 传输门在传输高电平时，有阈值电压损耗， NMOS 传输门可以完全 地传输低电平。 PMOS 传输门在传输低电平时，有阈值电压损耗， PMOS 传输门 可以完全地传输高电平。28. 何谓三态逻辑？三态门

22、是一种非常有用的逻辑部件，它被广泛地应用在总线结构的电路系 统 中。所谓三态逻辑，是指该逻辑门除了正常的“0” “ 1两种输出状态外，还存在第三态：高阻输出态（Z）。CMOS传输门CMOS传输门有衬底偏置效29. 画出CMO传输门的电路图，它有衬底偏置效应吗？陟（铝30, 说明如图所示硅栅NMO或非结构ROM勺局部版图的区别图（a）所示的硅栅NMOS或非结构ROM的版图，以多晶硅条为字线（图中水 平线），以铝线做位线（图中竖直线D）,以n+扩散区做地线S,并且地线间隔 排列 即采用共用地线（共用源区）结构，在需要制作NMOS管的字线、位线交叉点 处 做一个n+扩散区形成源漏，与水平硅栅构成 N

23、MOS晶体管。图（b）则显示了另一 种结构的硅栅 NMOS ROM。与（a）图不同的是，它在所有的字线、位线交义点 都制作NMOS管，所不同的是有的NMOS管能够在正常信号下工作，有的则不 能工作。它采用离子注入的方法，在不需要NMOS管的地方，预先在多晶硅下注入硼离子，使此处的衬底表面 P型杂质浓度提高，使 NMOS管的阈值电压提 高到大于电源电压，这样，字线上的信号不能使此处的NMOS管导通，从而该NMOS管不起作用，达到选择的效果。在这两种结构中值得注意的是，由于用扩散区做地线，为防止扩散电阻使 地 线的串联电阻过大，ROM块不能很大，对大容量 ROM应分块处理。31. 说明采用离子注入

24、方法确定晶体管选择的优点。采用离子注入的方法确定晶体管的选择的优点是：结构简单，对不同的数 据 或逻辑，只需一块掩模版就可以加以确定。32. 分析如图所示ROM吉构（晶体管阵列），其中/=瓦,说明下面两种结构© ftl |HJr-建id1-世itr%BZitr7qaitrC5C6aciQC3(a)%类型，以及简述两种结构的区别静态结构的ROM由于采用了有比结构，即输出的低电平取决于耗尽 型负载的导通电阻与增强型 NMO管的导通电阻的比值。为了 保证低电平达到要求，耗尽型负载的导通电阻要比增强型NMO要 大得多。这将导致各个位线（纵向）上输出高电平的上升时间远大于输出低电平的下降时间,

25、有多位输出时，输出有高有低，因此上升时间就决定了信号的工作周期，是整个信号的工作速度受到上升时间的限制。由于处于低电平输出的位线始终存在着电源到地的直流通路，其静态功耗比较大。动态结构的优点是速度快、功耗小。动态 ROM吉构将译码和预 充电放 在同一节拍进行，使上拉时间不计算在输出时间内，提高了速 度。因为 是无比结构，负载管和工作管的尺寸不用考虑彼此的关系， 只考虑各管 的充放电速度，通过加大负载管尺寸提高预充电的速度。33. 说明如图所示采用标准CMO结构MUX （多路选择器）电路中，逻辑电平 提升电路的工作原理逻辑电平提升电路是一个由倒相器和PMO管组成的正反馈回 路。当NMOS吉构的MUX在传输高电平时，随着 Z端电位不断地 上升（对节点电 容充电），倒相器的输出电位不断地下降，使得PMOS管由原先的截止转向导通，加快了 Z点电位的提升速度，这时，即使MUX中的NMOSt已经截止（因为阈值损耗），通过导通的 PMO管 仍然能够将Z点的电位提升 到电源电压VDD另一方面，在 MUX的输出端还同时得到了一个反相的信 号，增加了逻辑运用的灵活性。34. 依据下表，设计一个实现四种逻辑操作的电路，其中控制信号为K1K0,逻辑输入为