虽然电子device的性能获得飞跃般的提升,相对的造成

1、最近几年电子device高速化、高密度化的进步人目不暇给，电子回路也随着这股潮流朝向高密度封装方向发展。虽然电子device的性能获得飞跃 般的提升，相对的造成电子device根本宿命更加复杂，也就是说祇要是与利用电气能量的技术，注定要与电子噪讯(noise)产生无法割舍的纠缠。 所谓的噪讯(电磁波EMI: Electro Magnetic interfere与静电SI:Static interfere )对策技术原本属于电路设计的范畴，而不是事后防止噪讯发生或是强化耐噪讯能力，根本上必需根据设计条件赋与电路最适切的layout才是治本上策。 高速化、高密度化的冲击 电路高速化、高密度化对噪讯

2、对策技术所带来的冲击，使得设计人员必需面临图1所示的对策技术。图1 电路高速化、高密度化所带来的冲击与有效的噪讯对策技术(1).电路高速化的冲击 电路高速化后影响最大莫过于电磁气现象，相对于物理尺寸的电气长度(频率物理尺寸)，基本上因频率数而变大，使得阻抗相对变得更加复杂，决定电流通路的阻抗(impedance)之中有两个电抗(reactance)的影响最大，分别是: 电气长度的增加 频率越高相对的电气长度也越长，这意味着即使是相同的物理尺寸，由于波长的因素，使得分布于电子组件与配线的电磁界也不尽相同。如果分布于电子组件与配线 的电磁界位相相同，且对外部都无影响时，基本上就可将处理对象视为近似

3、集中定数电路。事实上波长越短分布的电磁界位相如果不一样时，就必需以分布定数电路 来处理。此外相对于能量行进方向所决定的电磁界特性若 不相同时，则需以三次元电磁界方式来处理。 电抗(reactance)增加的影响 几乎所有电子组件与配线都会有阻抗、电感(inductance)、电容 (capacitance) 成份，而且各成份所受到频率的影响程度也都不同。一般而言电子组件的阻抗、电感、电容之中，又以所谓的电抗动作成份最明显。需注意的是上述统称的电抗，通 常是指低频领域所产生的现象，当频率变高时该称通有必要重新思考定义。有关配线在高频领域，电流并不见的祇沿着电路图描的配线流动，根本上电流是在阻抗较

4、 小的路径上流动，因此电路图未描绘处如果发生电磁界结合时就会产生电流通路，此时就必需将电路配线视为三次元电磁界进行封装对策。 de-coupling capacitor的界限 de-coupling capacitor在噪讯对策具有非常重要的效益，因此接着要以de-coupling capacitor为例，具体说明电路高速化后的冲击。通常将高频成份作旁通(bypass)的电容器(capacitor)，在高频领域并无法获得预期 的动作效应。图2是实验用印刷电路板(PCB:Printing Circuit Board)上74ALVC IC周围的近傍磁界分布状况，由图可以清楚看到频率为200MHz时

5、，电容器将电源的高频电流完整的旁通(bypass)；不过当频率变为900MHz 时，电容器几乎无法将电源的高频电流旁通。流向IC的接地(ground)电流，是由接地配线trace供给，而右上方未连接处IC接脚(pin)有一股 强大的磁界流向IC芯片(chip)电源部，一般认为该现象是部分电源电流是由右上方IC，经由IC芯片路径提供所造成的，在这种情况下即使印刷电路板的 电源配线(亦称为导线)IC，与右上方接脚IC芯片电源部结合，电源电流依然会流通。 此外频率为900MHz时，电源配线对的电源配线与接地配线的磁界强度并不相同，因此推测流通的电流也不相同。造成这种现象主要原因是当频率增高时，电源

6、配线端与接地配线的阻抗差异亦随着加大，最后导致电流的平衡度劣化。由此可知de-coupling技巧本身对噪讯对策具有决定性的影响。图2 高频de-coupling capacitor周围磁界分布 (2).高密度化封装的冲击 电路高速化后电磁气的扩散会缩小，对噪讯对策而言，条件变好的情况反而有增多的趋势。若从电子电路封装角度观之，电路的功能几乎被浓缩在LSI内，所以高 频电流大多集中在LSI内，因此LSI内若未进行有效的噪讯对策的话，一旦组成电子成品后就无计可施，此外随着IC大规模积体化，封装时各电子组件的适用 性经常受到额外的限制，造成与性能无关的电子组件与结构体很容易受到排挤，因此利用外部屏

7、障(shield)结构作噪讯对策，与各种噪讯对策用单体组件的 适应性，今后将面临极大的挑战与质疑。高速、高密度化封装的噪讯对策 (1).噪讯对策的方向 高速、高密度化封装的噪讯对策基本上是属于发生机制的对策技术，因此接下来要探讨电磁波干扰的对策技术。电磁波干扰的强度取决于输出入电力的辐射电力比 率，该比率则受到具天线(antenna)特性之辐射体结构影响，换言之为了抑制幅射，祇要抑制激发辐射体的电力，同时使辐射体不易产生辐射，就可获得相 当良好的对策效果。抑制辐射体的激发电力，常用方式有两种分别是: 降低激发电力。 设法使激发电力不会传递至辐射体。 有鉴于版面限制，本文将讨论焦点锁定于辐射体结

8、构对输出入电力的辐射电力比率。(2).利用配线结构之噪讯对策讨论利用辐射体结构作辐射噪讯对策之前，必需先厘清配线结构与辐射电力的互动关系。由线路产生的放射此处以micro strip为例作说明，假设:Pin:输入电力。 Prad:辐射电力。Zo:micro strip线路的特性阻抗(impedance)。0:自由空间的特性阻抗。:波长。h:线路与接地面的间隙。Fi:由micro strip线路非连续部位决定的系数。 输出入电力的辐射电力比率，可由下式求得: 由上式可知，辐射电力与输入电力是由线路结构决定，为了抑制辐射必需缩小线路与接地面之间的间隔h与，加大特性阻抗Zo同时减低Fi，具体而言除了

9、开放终端之外，构造上尽可能使终端形成短路状态，就可获得令人满意的效果。共振器产生的放射 实际上micro strip线路几乎不会产生辐射，大多是由支配性辐射体的共振器造成。图3是共振器内部输入电力变成辐射电力的能量流动过程，依图所示输入电力经过几次电 磁界结合激发共振器，共振所产生的反应能量(reactive energy)被储存于共振器内。此处假设:Wr:共振器全反应能量的平均时间。Prad:辐射电力。Qr:辐射的Q值。:角频率数。 辐射电力可由下式求得:Prad=Wr/Qr 换句话说辐射电力是由全反应能量电力Wr与Qr决定，Qr则取决于共振器的结构，天线模式则是常用的典型范例。图3 共振器

10、产生辐射时的能量流动 有关共振器即使输入电力非常小，不过共振器却可以产生巨大的电界与磁界。虽然利用共振所获得的反应能量，本身并不会传递制到外部领域，不过相对于该能量， 会有一定比率成为传递至远方的辐射电力。电源与接地层通常被视为印刷电路板(PCB: Printed Circuit Board；以下简称为PCB)的支配性辐射体，PCB的端缘呈开放式矩形平行平板，虽然为了要抑制辐射，理论上电源与接地层的绝缘体厚度越薄效果越好， 不过基于端缘为开放式矩形平行平板的构造，同时也会决定Q值，所以放式矩形平行平板PCB并无法完全杜绝辐射，这意味着必需合并使用屏障(shield) 技术才能获得实际效益，尤其

11、是在高速、高封装密度回路的前提下，噪讯对策尚不完备时，有必要重新检讨配线的结构，才能将辐射降低至理想范围内。(3).低EMI PCB 图4是低EMI PCB抑制EMI的动作机制，由于PCB的端缘呈开放式矩形平行平板，因此成为端缘磁流的放射源。为了抑制端缘磁流的放射，所以将电源与接地层所构成的第 一接地层，和电源与接地层所构成的第二接地层，作成对称性夹层构造，利用这种特殊设计在PCB端缘将第一接接地层-电源与电源-第二接地层的磁流(又称为 磁界)抵销，进而达到抑制辐射的目的，不过在频率较高的领域，上述PCB的对称性会劣化，产生小peak现象。有鉴于此特别把第一接地层与第二接地层的端 缘连接，如此

12、一来端缘便不会发生辐射，这种新型PCB简称为低EMI PCB，它的端缘几乎全被铜电镀层连接。如照片1是低EMI PCB实际外观。图4 低EMI PCB抑制EMI的动作机制照片1 低EMI PCB外观为了验证低EMI PCB的辐射抑制效果，因此分别以 传统夹层结构PCB。 电源与接地层对称化夹层结构之PCB。 电源与接地层对称化且接地层端源链接，低EMI印刷电路板(PCB)。 进行最大辐射强度比较，测试条件是在6面电波暗室内，距离壁面3m，以频谱分析仪(spectrum analyzer)量测，测试结果如图5所示。由图显示由于电源与接地层之间的绝源体很薄，因此共振能量与端源磁流都呈减少趋势，该印刷电路板虽然可以降 低辐射，不过却残留有电源与接地层之间共振所造成的巅峰值。图5 低EMI PCB降低辐射的效果 表面与背面被接地层覆盖的夹层式PCB，可抑制电磁界的对称性所产生的放射，进而降低辐射，不过频率超过700MHz时对，对称性会开始劣化，进而产生微 小的巅峰值(peak)；低EMI PCB除了可以降低放射之外。还可以消除巅峰值，该PCB结构上不需要外部屏障