时钟发生器设计

1、0.2500M时钟发生器设计(原创)电子电路设计 2008-08-27 19:59:02 阅读314 评论0   字号：大中小 订阅                         一. 整体设计思想1. 方案选择频率合成器是现代无线通信设备中一个重要的组成部分，直接影响着无线通信设备的性能。频率合成技术历经了早期的直接合成技术

2、（DS）和锁相合成技术（PLL）,发展到如今的直接数字合成技术（DDS）。直接数字合成技术具有分辨率高，转换速度快，相位噪声低等优点，在无线通信中发挥着越来越重要的作用，但是由于材料和工艺问题，其输出频率始终无法和PLL相比，并且由于全数字结构，输出信号中具有丰富的杂散分量，限制了它的应用。DDSPLL 的基本原理是用一个低频、高分辨率的DDS频率来激励或插入PLL，从而将两者的优点结合起来。DDSPLL 有3 种基本方法：即DDS激励PLL、PLL内插DDS、PLL与DDS直接混频，如图1所示。图中，fout 是系统的最终输出，fDDS 是直接数字合成芯片的输出频率，fPLL 是锁相环输出频

3、率，fref、fref1、fref2 是参考频率。第1 种方法以DDS 直接激励PLL。与单纯的PLL相比，由于作为参考的DDS 具有很高的频率分辨率，可以在不改变PLL 分频比的情况下提高PLL 的频率分辨率，但是如果DDS 输出信号中，落在PLL 的环路带宽内的杂散和相噪无法抑制，经过PLL 倍频作用后，这些噪声会恶化20lgN dB（Nfout/fDDS）。第2 种方法是将DDS 的输出与PLL 的反馈支路混频，混频后的信号再送入鉴相器。这种方法利用了DDS 高分辨率的特点，因此PLL 可以采用较高的参考频率，不但提高了PLL 的转换时间，同时也克服了因倍频而引起的杂散和相噪恶化，但是由

4、于混频后会产生镜像干扰，因此锁相环路内需要引入带通滤波器BPF2 来滤除，设计环路滤波器的时候必须考虑其影响，增加了环路的设计难度。 第3 种方法直接将DDS 与PLL 混频，这有效的克服了前两种方法的缺点，既不会恶化DDS 输出的杂散和相噪，也不会增加PLL 设计的难度。由于PLL 的作用只是将DDS 输出上变频，提高了最终输出的频率，但是DDS的输出频率fDDS一般远远小于PLL 的输出频率fPLL，混频后输出频率为fPLL±fDDS，如果要求频率合成器的输出范围大于2 fDDS，则很难用BPF2分离混频之后的和频fPLLfDDS 与差频fPLLfDDS。2.系统设计及

5、框图  系统电路设计主要包括两个部分：一部分是在低频段(0.2-100M)，DDS电路的设计；另一部分是在高频段(100-500M)，DDS+PLL的电路设计，这部分还包括了时钟信号的选择输出。 一     低频段DDS电路设计 1. DDS的基本原理DDS 的基本原理框图如图3 所示,它包含相位累加器、波形存储器、数模转换器、低通滤波器和参考时钟五部分。在参考时钟的控制下,相位累加器对频率控制字K进行线性累加,得到的相位码(n) 对波形存储器寻址,使之输出相应的幅度码,经过数模转换器得到相应的阶梯波,最后经低通滤

6、波器得到连续变化的所需频率的波形。其输出频率与控制字和参考时钟的关系为:式中,fout为DDS 输出信号的频率,K为频率控制字,fc 为时钟频率,N 为相位累加器的位数。                                   图3由上DDS基本原

7、理可知:DDS系统输出信号的频率为:fout=K*fc/2N输出信号频率的分辨率为: fout=fc/2N由奈奎斯特采样定理知,DDS输出的最大频率为：fout(max)=fc/2DDS输出信号的频率范围为:0fc/2;2. DDS的优点及不足优点：（1）输出频率相对带宽较宽输出频率带宽为50%fs（理论值）。但考虑到低通滤波器的特性和设计难度以及对输出信号杂散的抑制，实际的输出频率带宽仍能达到40%fs。（2）频率转换时间短DDS是一个开环系统，无任何反馈环节，这种结构使得DDS的频率转换时间极短。事实上，在DDS的频率控制字改变之后，需经过一个时钟周期之后按照新的相位增量累加，才能实现频率

8、的转换。因此，频率时间等于频率控制字的传输，也就是一个时钟周期的时间。时钟频率越高，转换时间越短。DDS的频率转换时间可达纳秒数量级，比使用其它的频率合成方法都要短数个数量级。（3）频率分辨率极高若时钟fs的频率不变，DDS的频率分辨率就是则相位累加器的位数N决定。只要增加相位累加器的位数N即可获得任意小的频率分辨率。目前，大多数DDS的分辨率在1Hz数量级，许多小于1mHz甚至更小。（4）相位变化连续改变DDS输出频率，实际上改变的每一个时钟周期的相位增量，相位函数的曲线是连续的，只是在改变频率的瞬间其频率发生了突变，因而保持了信号相位的连续性。（5）输出波形的灵活性只要在DDS内部加上相应

9、控制如调频控制FM、调相控制PM和调幅控制AM，即可以方便灵活地实现调频、调相和调幅功能，产生FSK、PSK、ASK和MSK等信号。另外，只要在DDS的波形存储器存放不同波形数据，就可以实现各种波形输出，如三角波、锯齿波和矩形波甚至是任意的波形。当DDS的波形存储器分别存放正弦和余弦函数表时，既可得到正交的两路输出。不足：（1）输出频带范围有限由于DDS内部DAC和波形存储器（ROM）的工作速度限制，使得DDS输出的最高频有限。目前市场上采用CMOS、TTL、ECL工艺制作的DDS工习片，工作频率一般在几十MHz至400MHz左右。采用GaAs工艺的DDS芯片工作频率可达2GHz左右。（2）输

10、出杂散大由于DDS采用全数字结构，不可避免地引入了杂散。其来源主要有三个：相位累加器相位舍位误差造成的杂散；幅度量化误差（由存储器有限字长引起）造成的杂散和DAC非理想特性造成的杂散。 3. AD9852的主要特性DDS电路设计中，我们选用了美国AD公司采用CMOS技术生产的集成DDS芯片AD9852,它的参考频率最高可达到300 MHz，它具有集成度高、频谱纯高，功能强大，参考频率高等特点。AD9852主要由时钟乘法器、相位累加器、正弦查询表、逆SINC滤波器、D/A转换器及高速比较器等组成。外接精密时钟源时,AD9852可以输出一个频谱纯净,频率和相位都可以编程控制且稳定性良好的模拟正弦波

11、,该信号可直接作为基准信号源；AD9852输出的正弦波也可通过其内部比较器方便地转换成方波输出作为时钟信号。AD9852有以下主要特性:(1)内含倍频次数为420以内整数的可编程时钟倍频器，使得外部可只提供低频参考时钟，免除了对外部高频振荡器的需要,减小了由于外频过高而产生相位噪声;内部时钟频率最高可达300MHz。(2)集成12位/转换器。(3)具有良好的动态性能:在100MHz输出时,DAC输出的抑制寄生动态范围(SFDR)仍具有80dB。(4)频率分辨率高,内有双向48位可编程频率寄存器（一路频率控制字，一路步进频率控制字）,AD9852的相位累加器N字长为48。300MHz系统时钟下输

12、出频率的精度可达1.006Hz。(5)相位可调,内含双向14位可编程相位偏移寄存器。（6）双12位可编程幅度控制寄存器，可控制输出正弦波的幅度大小。(7)内部有逆SINC滤波器，可进行sin(x)/x校正;在AD9852的最后集成DAC，DAC的输出波形即与被采样于量化的“阶梯”状信号相似。阶梯的形状是由于DAC在下一次采样到来前所进行的采样保持造成的，这时的频谱就是SINC的包络。由于DAC的零阶保持效应，输出信号的频谱为SINC包络与脉冲流经付立叶变换的乘积，所以输出频谱会有遵从SINC响应的固有的畦变。该逆SINC滤波器是一个17抽头的线形相位FIR（有限冲激响应）滤波器，它的频率响应是

13、反SINC包络。数据经过该滤波器可以校正SINC包络形的畸变。但是，逆SINC滤波器具有3.1dB的插入损耗，并且功耗大（系统时钟为300MHz时达420mA）.如果选择旁路逆SINC滤波器，系统可以提高3.1dB的增益，而功耗少1.38W(8)控制接口简单,AD98522有并行编程模式和串行编程模式,可通过AD9852串/并行选择(S/P SELECT)引脚进行选择。当该引脚设为高电平时,AD9852处于并行编程模式,此状态下接口为6位地址位和8位双向数据口;反之为串行编程模式,SDIO引脚用作双向串行数据输入输出口。(9)低功耗,最大功耗小于500。(10)参考时钟可采用单端或差分输入。（

14、11）有五种工作模式：单频模式（Single Tone）、频移键控模式（FSK）频率渐变FSK模式（Ramped FSK）、二位相移键控模式（BPSK）、线性调频模式(FM Chirp）。可通过AD9852内部的控制寄存器中的工作模式设置位进行选择。（12）用户编程的控制数据放在AD9852缓冲寄存器里,要使缓冲寄存器里数据传送到DDS运行核心,需要一个更新时钟信号。这个信号可由用户提供,也可由AD9852内部更新时钟器产生。用户提供更新时钟,易使编程与更新时钟同步,以防止因数据建立和保持时间的原因而出现的编程信息传输错乱。更新时钟由内部产生时,其重复周期由用户编程设置。更新时钟产生器是一个工

15、作在1/2系统时钟的32位减法计数器,从32位二进制值(用户编程)开始减计数。计到零时，输出一个更新脉冲,使DDS的输出(或功能)改变。更新脉冲的周期为：(N+1)×(系统时钟周期×2)其中N是用户所编程的32位二进制值。                              

16、;          图44   低频段电路设计系统输出频率范围要求为0.2Hz500MHz，在设计中采取分频段的方法，AD9852的最高参考频率为300MHz,根据采样定理，另考虑在实际应用中输出信号最高频率不大于参考时钟频率的40%，AD9852最高输出频率可达到120MHz。在设计中，把低频段设为0.2Hz100MHz.      AD9852外部选用50MHz的晶振,通过内部倍频器6倍频，使AD9852的工作时钟达到300MHz

17、。      在DDS的输出端，需要设计一个滤波系统，对于系统的宽带输出要求，低通滤波器是唯一的选择，低通滤波器的性能对保证采样时钟具有较低的抖动非常关键。滤波器的传输特性可用工作衰减、相移、群延迟以及插入衰减等参数来表征。      设计时，采用了截止特性很陡的7阶椭圆滤波器来对连续正弦波进行滤波。采用的低通椭圆滤波器的输入阻抗和输出阻抗为50，截止频率120MHz。滤波器电路如图3所示，在设计中为避免引入有源器件自身电噪声，滤波器全部采用无源器件构成，模拟滤波器的设计过程主要是：根据设计要求

18、确定滤波器类型，然后查表求归一化元件值。                             图5 LC低通滤波器原理图      DDS直接输出的正弦波，还需要经过比较器变为方波，才能得到所需要的系统时钟，同时也降低了DDS输出的杂散。  &#

19、160;   比较器的基准电压由AD9852内部的控制DAC来提供，控制DAC是一个12位的数模转换器，通过写入控制DAC寄存器的数据来产生直流电平，作为比较器的基准电平，通过改变直流电平的大小，可以来调节输出时钟的占空比。AD9852内部的D/A转换器为电流输出型，通过调整AD9852外接的电流设置电阻RSET，来调整DAC电流的幅值。阻值RSET为39.9/IOUT,一般设置为8K（5mA）至2K（20mA）。       在比较器的选用上，使用了AD9852内部的比较器，其传输延迟小于3nS，上升、下降时间小

20、于2nS，可产生频率高达120MHz的方波。       通过内部比较电路整形后的时钟信号，通过电平转换转换成ECL电平,输出到多路选择器SY100E457。电平转换器件我们用SYNERGY公司的SY100H600,是将TTL转ECL电平，为了知道系统时钟各级电路芯片的输入和输出和前后级的电平参数兼容，将该公司的100H系列的TTL和ECL电平参数给出如图6。 图6  SYNERGY芯片的100H系列TTL和ECL电平参数三.高频段DDS+PLL电路设计1.锁相环技术简介锁相环是频率合成器的技术基础,锁相环路( P

21、LL) 通常由鉴相器、环路滤波器(L F) 、压控振荡器(VCO) 和可变程序分频器组成。这是一种相位负反馈系统,通过比较参考信号与VCO 信号之间的相位差,产生对应于两信号相位差的误差电压,该误差电压经环路滤波器控制VCO 的输出频率(相位)。                          图72.集成锁相环芯片si4133鉴于DDS输出频率

22、无法达到系统的要求，必须要结合锁相频率合成技术，锁相环路是一个能够跟踪输入信号相位的闭环自动控制系统。它在通讯、测量等电子技术领域有着广泛的应用。锁相环路易于集成化，且性能优越，锁相集成电路种类很多。在设计中所选用的PLL芯片si4133集成度很高，集中了鉴相器，分频器，VCO，大大简化了硬件电路的设计。(1) 特点si4133电路具有以下特点：具有两个射频综合器，一个中频综合器；内部含有压控振荡器、环路滤波器、鉴相器等部分，构成完整的频率合成器；温度范围宽(4085)；相位噪声低；在3V电压下待机电流小于1A，工作电流小于18mA；采用24脚TSSOP封装。 (2) 应用领域si4

23、133主要应用在如下领域：双频GSM手机；数字电话；      无线电话与对讲机；无线接入系统；程控交换机的时钟系统。(3) 内部框图                  图8 数字锁相式频率合成器芯片的基本模块框图 以1路PLL为例，简要介绍该芯片工作原理。参考频率fin从XIN脚输入，通过放大器、R分频器后，得到频率finR；同时，这路VCO的输出频率fout经过一

24、个N分频器后，得到频率foutN；2个频率输入到PD进行相位比较，产生误差控制电压，该误差电压经过LF可得一误差信号的直流分量作为VCO的输入，用于调整VCO的输出信号频率，使VCO分频后的信号频率foutN向finR近于相等，直至最后两者频率相等而相位同步实现锁定。环路锁定时，PD的输入频差为0，即finR=foutN，fout=NfinR，可以通过改变输出信号的分频系数N和参考信号的分频系数R来改变输出信号的频率。该芯片3路PLL的VCO的中心频率由外部电感决定，PLL可在VCO中心频率±5范围内调节输出频率。3路PLL中2路用来进行射频输出；这2路射频PLL是时分复用的，即在一

25、个给定时间内只有1路PLL起作用。每路射频PLL工作时，其射频输出频率可在VCO的中心频率内调节，所以通过给相应的N分频器进行简单编程就可达到对射频输出进行控制，从而工作在2个独立的频段。2个射频VCO中心频率最优化设置分别在947 MHz和1.72 GHz之间以及在789 MHz和1.429 GHz之间。3路PLL中另一路用来进行中频频率合成，该电路的VCO的中心频率可通过接在IFLA和IFLB引脚的外部电感来调整。PLL中频输出频率可在VCO中心频率的±5内调节。电感数值不精确可通过Si4133的自动调节算法进行补偿。中频VCO的中心频率可以在526 MHz和952 MHz之间调

26、节。如果需要，可以通过分频降低IF的输出频率。另外，芯片使用串口编程控制，外围电路非常简单，使用方便。3   高频段设计方案AD9852在参考时钟为50MHz，芯片内部6倍频器使能的状态下，输出分辨率可300M/248Hz，本设计中，用它输出0.2100MHz信号。利用si4133的第三路来进行中频频率合成。若AD9852输出直接输入锁相环si4133,则可由锁相环的倍频功能，得到输出信号的放大。但受限于si4133的压控振荡器VOC 的工作频率在526MHz952MHz之间，2分频输出后，最高值只有476MHz,远没达到500MHz的要求。使用混频的方式也可以不让系统分辨率因锁相环的倍频而放大。故，用50M晶振作为si4133的输入工作频率，通过单片机来控制si4113的IF R-Divider和IF N-Divider等控制字来控制si4133按需要输出100MHz,200MHz,300MHz,400MHz.然后使其AD9