数字钟电路设计

1、南京理工大学泰州科技学院电子线路课程设计取消文档保护输入密码作 者: 阳乙升班级学号：05050241系部:电子电气工程学院专 业:电子信息工程题 目:数字钟电路设计电话： 时 间: 2 周至 4 周 地 点: 4423 杨峰指导老师： (姓 名) (专业技术职务) (姓 名) (专业技术职务综合成绩： ) 2010 年 3 月 目 录 1 绪论21.1 课题背景及意义21.2 设计电路功能及任务要求 22 电路逻辑原理图及工作原理 32.1 系统方案 32.2 设计方案论证 33 各单元电路原理及工作原理 63.1 信号发生部分电路设计 43.2 计数部分电路设计 74 调试与分析 10设计

2、心得 11参考文献 12附 电路原理图 13附 实物连图 14附 元件清单表 15 绪论目前,人类已经进入数字时代,在过去的三十年里,数字技术的发展速度是十分惊人的。在人们的日常生活中,生活用品已经逐渐从模拟形式变化为数字形式。数字技术的应用随处可见,它已经渗透到国民经济及人民生活的所有领域,并起着越来越重的作用。可以这样说:数字化程度的高低,已经成为衡量一个国家科学技术水平高低的一贯重要标志。1.1 课题背景及意义通过组合逻辑电路和集成芯片可以替代同功能的大规模的模拟电路,数字电路不但降低了成本,而且还提高了电路的可靠性。如今,通过组合逻辑芯片实现多功能电路已经应用到了各个领域。本设计主要通

3、过芯片和外围辅助电路设计一个12小时制数字钟电路。1.2 课题设计任务设计一个数字时钟电路,能够以数字形式显示准确的时、分、秒的时间,具体要求为:1. 由震荡器产生稳定的标准秒脉冲信号,作为数字钟的时间基础;2. 秒计数器计满60后向分计数器进位,分计满60后向小时计数器进位;3. 小时计数器的计时要求为:12翻1;4. 该数字钟具有校时电路的功能,即当数字种接通电源或者记时出现误差时通过校时电路可以校正时间。本设计只对分和小时校正,且在校正时不影响分其他的部分的正常计数。5整点报警要求：蜂鸣器在11：59：55秒的时候连续以1次/秒的频率响5次直到12：00：00 2 电路逻辑原理图及工作原

4、理2.1 系统方案 总体方案是通过一个由555定时器产生一个秒脉冲信号,秒计数器再对秒脉冲计数,当秒计数达到60时,秒脉冲高位给分计数器一个脉冲信号,并同时秒计数器清零;分计数器接收秒脉冲进位信号并计数,当达到60分时同时给时计数器一个脉冲信号,并清零;时接收分的进位脉冲信号,并计数,12个脉冲一个轮回。图1.数字时钟系统组成框图2.2 设计方案论证 震荡器 由555构成的<Smiter触发电路>,内部由两个比较器组成.在TR和D之间连上一个R1电阻D和VCC连一个电阻R2,TR端和D连上一个电容C1.CO端对地连一个电容C2.要使震荡周期为一秒(占空比为1:),电路开始时VCC通

5、过R1.R2对C1进行充电,当C1电位高于2/3VCC时,迫使触发器发生跳变,VT导通,C1放电并同时对C2充电,当C2上电位高于R1上时,触发器跳变,如此循环.=RC=(R1+R2)C1=1s 匹配选取为: C1 =0.01uF C2 =0.22uF R1 =3M 秒脉冲图 SN555D2.2.2 计数器 主要有74LS191 74LS92 74LS90 两片74LS90和一片74LS92组成秒计数器,当震荡器送一个脉冲到74LS90的CLCEK时,计一次数.四个芯片的工作真值表为: 秒低位 秒高位 分低位 分高位逻辑流程：小时部分只用一个74LS191便可，高位用一个JK触发器构成一个D触

6、发器，收集反馈便可实现进位，同时控制74LS191的U/D。便可以组成一个12进制计数器2.2.3 整点报警/数码显示/数码驱动整点报警时电路需要采集相应的状态信号，作为报警触发源 设触发源为：C=Q0Q2Q4Q6Q8Q11Q12Q14Q16Q20当触发以后,必须形成连续5次的脉冲BELL数字信号触发,使报警 D=(Q0Q2 +Q2Q1+Q3)Q4Q6Q8Q11Q12Q14Q16Q20 触发源和脉冲通过与非门可以驱动蜂鸣工作2.2.4 校时电路 基本原理是:给需要校时的部分(分、小时)的计数端输入一个秒脉冲,本设计是对74LS191和74LS90的CLK端给与秒脉冲信号.校时的同时为了不影响其

7、他部分的正常计时功能,用一个逻辑门及一个高电平控制秒脉冲的输入。逻辑关系表如小: 假设秒脉冲是连续的信号,设为A 控制电平设为B 输出为Out 则满足关系:Out=AB 校时电路逻辑图 说明:其实此电路的作用就相当于模拟电路的”晶闸管”工作过程类比如下图控制电平为高时,相当于开关闭合,此时脉冲可以通过并输入到芯片的CLOCK端,使芯计数.相反则不能够通过.3 各单元电路原理及逻辑设计本低硬件主要由:ME555、74LS48、74LS90、74LS92、74LS74、74LS191、74LS00组成。3.1 信号发生部分电路设计555 定时器成本低，性能可靠，只需要外接几个电阻、电容，就可以实现

8、多谐振荡器、单稳态触发器及施密特触发器等脉冲产生与变换电路。它内部包括两个电压比较器，三个等值串联电阻，一个 RS 触发器，一个放电管 T 及功率输出级。它提供两个基准电压VCC /3 和 2VCC /3555 定时器的功能主要由两个比较器决定。两个比较器的输出电压控制 RS 触发器和放电管的状态。在电源与地之间加上电压，当 5 脚悬空时，则电压比较器 C1 的同相输入端的电压为 2VCC /3，C2 的反相输入端的电压为VCC /3。若触发输入端 TR 的电压小于VCC /3，则比较器 C2 的输出为 0，可使 RS 触发器置 1，使输出端 OUT=1。如果阈值输入端 TH 的电压大于 2V

9、CC/3，同时 TR 端的电压大于VCC /3，则 C1 的输出为 0，C2 的输出为 1，可将 RS 触发器置 0，使输出为 0 电平。 图3.1 秒脉冲发生电路3.2 计数接收部分电路设计3.2.1 计数器(芯片及引脚功能及真值表) a). 74LS90是一个计数芯片,负责对脉冲信号的计数,并将结果转化为二进制.引脚功能 QAQD3: 输出二进制计数信号 CP0CP1: 脉冲信号输入端,低电平有效 MR1MR2: 计数使能端,低电平有效输入 b). 74LS92 74LS92是四位递增计数器图片 74LS92引脚图引脚功能 Q0Q3: 输出二进制计数信号 CP0CP1: 脉冲信号输入端,低

10、电平有效 MR1MR2: 计数使能端,低电平有效输入C). 74LS191 是四位递增/减计数器 引脚功能为 DateADateD : 递减数据置位端,高电平为有效输入 QAQD: 输出二进制计数信号 EN: 状态使能端,低电平为有效输入 D/U: 加/减计数使能端,高电点平有效输入 MX/MN: 进位输出/借位输出端 LOAD 数据载入 RPC 复位脉冲,低电平为有效输入 CLOCK 计数脉冲输入端,高电平为有效输入d). 74LS74 是JK触发器,通过这个芯片可以构成一个D 触发器,用以实现小时的高位进数,和高位清零 引脚功能为 RD ,SD: 为RESET SET置位端 Q: 输出端

11、CLOCK 计数脉冲输入端,高电平为有效输入e). 74LS48 是7段显示译码器,高电平为有效电平; 74LS00是与非门电路.3.2.2 校时电路连接为通过并行同步输入控制脉冲达到校时的功能.计数电路a). 秒计数电路和分计数电路类同,这统一说明b). 时计数电路设计(用74LS191和74LS74组成)与报警电路设计 小时计数电路部分 报警电路4 调试与分析a). 由图一所示的框图,按照信号的流向逐级安装,这里每一级是指组成数字钟的各功能的电路。b). 将数字钟划分为七块。即:脉冲部分、秒计数部分、分计数部、小时计数部分、数码显示。分别对每一块的功能进行检测; 脉冲部分:用频谱仪对脉冲进

12、行检测,要求为脉冲周期为一秒 数码显示部分:用逻辑电平分别对74LS48进行检测,确保显示、驱动正常。 计数部分:先断开秒、分、时之间的进位线,引入秒脉冲分别在74LS90、74LS92、74LS191的十四号脚,观察其计数功能和进位功能是否正常。 c). 总体检测。在秒的低位引入一个信号源,信号源的频率逐渐加大,观察其进位、报警的情况是否正常。d). 打开校时电路开关,其秒、分时间的变化顺序为:0001020304050607080910111213141516¨¨¨¨585900 时的变化顺序为: 00010203040506070809101112

13、00e). 可能出现的非正常情况。级联时如果出现时序配合不同步,或尖峰脉冲干扰,引起逻辑混乱,可以增加多级逻辑门来延时。如果显示字符变化很快,模糊不清,可能是由于电源电流的跳变引起的,可在集成电路器件的电源端加退藕电容。设计心得这两个礼拜的时间里,数字电路的设计和实际电路的连接,可谓每方面都做了,收获甚多,受益匪浅。做完整个电路，说实话还真有点成就感，但是问题也不少。下面将主要从电路的设计和电路的连接及其问题的出现和解决两个方面来谈谈我的设计心得吧!1,电路的设计。一个好的可靠的电路必须选择合适的元件。选择好了元件可以起到事半功倍的效果;就好比我在做报警电路设计的时候,开始我选择的是全部由与非

14、门来构成,这样算下来,这个简单的电路就要花费74LS90接近五片,但是如果选择用或门与与门呢?我尝试了以下,秒位仅仅用一片74LS32就可以了,如此不但节省了材料,降低了批量生产的人工成本,同时也提高了系统的可靠性。所一我们在前期做电路设计的时候一定要合理的选择元件。再者,设计一个庞大的电路,我们可以将其分成几大块,分块设计分块完善;因为再庞大的电路系统都是由功能单一子系统构成;就好比本电路,我将系统划分成了五个大的部分。即使:脉冲发生部分、计数部分、数显示部分、报警部分、校时部分。但是：各个部分却是相互统一的。在设计完后，一定要对电路的走线进行优化，所谓优化，就是指：将能够合并的线路进行合并

15、，走线进行合理应避免线路的交叉；尽量缩短信号线的长度。在具体设计一个电路的时候一般的步骤为：先明确功能；切分成多个部件；对每个部件进行独立设计；部件连接。通过以上步骤基本上可以设计一个电路，但是还有具体很多的细节需要具体分析。2，面包板的连接。面包板的连接一个电路它的体积和扰动能力，面包板连接结构合理，不但使电路结构更美观，而且也增加了电路的实用性能；不同的电路需要按照不同方式来连接，比如本电路，我认为我的结构设计还是挺合理的。我是将控制电路，报警电路等单独作为一个模块连接的，这样我发现，连接起来很快。首先拿了一个电路板，要根据原理图将起划分成几块，信号源的位置首先考虑，再者其它。在划分块的相

16、对位置的时候，较多、走线路径方式类同的，我们可以假设用系统总线来代替，这样就可以具体划分模块和模块之间通过什么样的“途径”来连接。在电路做完全检测的时候可能遇见各种复杂的问题。首先对原理图进行分析，排除不是设计的问题，然后再排除是不是连接错误，走线不合理所导致的问题。参考文献1 赵宝径 中国积成电路大全 北京：电子工业出版社.19852 陆 坤 电子设计 成都: 电子科学出版社.19973 王 锦 电子实训技术 北京: 中国电力出版社.20064 潘 松 EDA实用教程 北京: 中国科学和出版社.20015 姜 萍 数字逻辑电路设计 北京：电子工业出版社.19856 黄锦安 电路 北京: 机械工业出版社.2007.8附录 原理图附录 面包板连接图附录 元件清单表元件属性元件属性C20.01uFU2074LS00C30.01uFU1874LS00C10.22uFU1174LS00R31KU1274LS00R63.3kU974LS00R13MU1374LS00R210KU1674LS00C310nFU1474LS00U374F00U1C74LS00U474F00U3A74LS48U174F00U1A74LS48U674F