试题标准答案模A数字集成电路设计A答案

1、- -上-装-订-线-西安邮电学院试题卷标准答案专用纸- -密-封-装-订-线-西安邮电学院2011-2012学年第 I 学期试题卷标准答案课程：数字集成电路设计 类型：A 卷 专业、年级：电子信息科学与技术0801-04题号一二三四五六七八九总分得分一、填空题（共20分，每空 1 分）1. 静态互补CMOS电路的输出高电平为VDD，输出低电平为GND，输出电压 摆幅等于电源电压。噪声容限很大。2. 扇入表示 门输入 的数目。增加一个门的扇入会影响 其动态和静态特性 。 门的扇出定义为该门 连接到输出端的负载门 的数目。3 . NMOS晶体管是由 栅端 、 源端 、 漏端 和衬底构成，电流是由

2、通过 源端 和 漏端 之间 n 型沟道的电子形成。4. PMOS晶体管截至区的工作条件为 Vgs<Vtp 、电阻工作区条件为 Vds=maxVds,Vdsat,Vgt 、饱和区的工作条件为 Vgt=maxVds,Vdsat,Vgt 、 速度饱和区的工作条件为 Vdsat=maxVds,Vdsat,Vgt 。5. CMOS反相器的上升传输延时随着PMOS晶体管的宽长比增加而减小、下降 传输延时随着NMOS的宽长比减小而增加；为使得CMOS反相器的传输延时 最小PMOS晶体管和NMOS晶体管宽长比的比例大约为2.4。二、简答题（共25分，每题 5 分）1什么是沟道调制效应？说明它对MOS晶体

3、管IV特性的影响。答：导电沟道的有效长度实际上有所加的VDS调制：增加VDS讲师漏结的耗尽区加大，从而缩短有效沟道的长度。沟道调制效应会在饱和区的电压不能保持一个值，而是有小幅的上升。2 PDN由NMOS器件构成，PUN由PMOS器件构成，简述其理由。答：PDN下拉网络都由NMOS器件构成，PUN上拉网络都由PMOS器件构成， 由于NMOS的强“0”弱“1”，PMOS的强“1”弱“0”，PUN与PDN网共 页 第 页 说明：1。标准答案务必要正确无误。 络为对偶网络。3. CMOS反相器的输入从0上升到电源电压，分析在这个过程中各个MOS晶体管工作状态的变化、以及输出的变化，画出CMOS反相器

4、的电压传输曲线。答：如图所示4. 简述导线的集总RC模型和分布rc线。说明两个模型的关系。答：集总RC模型将整个导线用一个电容和电阻来代替；分布rc线是将导线的每一段等效单位电容和单位电阻，分布rc线比较复杂，但是精度高。5简述静态CMOS电路的优缺点。 答：静态CMOS电路在电源的两条轨线之间电压的摆幅，即VOH=VDD，VOL=GND。由于上拉和下拉网络是互斥网络，因此电路没有静态功耗。但存在有两个主要问题：一是有N个输入的门uyao晶体管数目为2N个，大大增加了它的实现面积；二是静态CMOS门的传播延时随扇入数的增加而迅速增加。三、计算题（共25分，第一题10分，第二题15分）1已知集成

5、电路中Al1层参数如下：单位长度电容120 aF/um；单位长度电阻0.065/um。计算在该层长为12cm的导线传播延时。为减小此导线的传播延时将此导线3等分并插入2个传播延时为80ps的反相器，计算在这种情况下各层上整个导线的传播延时。解：1)2将每道大题得分和总分填入得分栏中。-上-装-订-线-西安邮电学院试题卷标准答案专用纸-密-封-装-订-线-2) 2将一个NMOS器件如图1所示放入测试配置装置，输入电压为Vin=2V，电流源为固定电流50A，R为一个可变电阻，在10k 和 30 k之间变化，M1有短沟道效应，具体已知参数：k = 110*10-6 V/A2，VT = 0.4，VDS

6、AT = 0.6V，W/L = 2.5/0.25，为了简单起见，体效应和沟道长度调制忽略，即=0, =0。当R=30k时，晶体管所处的工作区，求解VD 和 VS共 页 第 页 . 图1. 测试配置装置 解： 当R=30k， 假设晶体管处于线性区。 证明该晶体管处于线性区。四、设计题（共30分，每题10分）1使用互补CMOS电路实现逻辑表达式，当反相器的NMOS W/L=2, PMOS W/L=4时输出电阻相同，根据这个确定该网络中各个器件尺寸。2分析图2所示电路，分析其工作原理，并给出该电路实现的逻辑功能。（给出分析过程） 图2解：该电路有两部分组成，左侧为以传输门，右侧为一个两器件组成的电路。当B为高电平时，传输门关闭，右侧的电路成为一个反相器，；当B为低电平时，传输门打开，右侧的电路成为一个性能较差的同向器（右侧电路有效，但不能把强A传输过来），。因此，3 考虑图3， a 下面的CMOS晶体管网络实现什么逻辑功能？反相器的NMOS W/L=4, PMOS W/L=8时输出电阻相同，根据这个确定该网络中各个器件尺寸。b 最初的输入模式是什么，必须采用哪一种输入才能取得最大传输延时？考虑在内部节点中的电容的影响。（给出分析过程） 图3b. 放电>充电；为了使延时最小，放电过程要求所有的内部电容全部放电，因此ABCDE=10101；充