ESD和集成电路的ESD保护

1、ESD和集成电路的ESD保护Part 1. ESD的事实存在什么是ESD?ESD 的全名是 EleCtrOStatiCS DiSCharge （静电放电）从物理上来讲，产生静电释放的原因有摩擦、感应、剥离，产生静电放电的机制 是因为物质失去了或者得到了电子从而使本身带上正电或者负电。从表象来看，产生静电放电是因为两个电位不相同的物体间的电荷转移现象, 而且不一定要伴随着有电弧或者火花的产生。此外，大电流（安培级）和瞬间（纳秒级）的挤压也可以引起静电的释放， 此类有如压电陶瓷。自然界中的ESD现象：雷击、冬天脱毛衣时会有啪啪的声音、在地毯上走动或者从椅子上站起来后, 碰触导体（例如金属门把）。人

2、体可感受到的静电电压约为3.5KV ,而且通常在湿度比较低的时候容易感 受到静电的存在和影响。从下表我们可以看出湿度对静电产生和产生的程度有什 么影响。产生方式产生静电的电压10%R,H.40%R.H.55%R.H.走过地毯35KV15KV7.5KV走过乙烯制地板12 KV5 KV3 KV生产线上的工人6 KV0.5 KV0.4KV陶瓷插进塑料管2 KV0.7 KV0.4 KV陶瓷插讲乙烯托盘11.5 KV4 KV2 KV撕开IC的泡沬塑料包装26 KV20 KV7 KVIC被泡沫线捆绑于运输盒21KV11 KV5.5 KVPart 2. ESD对CMOS集成电路损害及测试1. 引言隼成电路工

3、艺发展到深亚微米阶段器件的物理尺寸日益减小,静电放电(EleCtroStatiC DiSehirg巳ESD)对集成电路的危害变得趣来趣显著。因为随着 关键尺寸的不断缩小，集成电踣的功耗和发热也在不断地得到降低，但是也由于 栅极能承受的最高电压在不断降低，所以集成电路被外界突发的ESD电压损坏 的几率也在不断地提高。据统计,将近40%的集成电路失效是由静电放电引起的。 因此,对集成电路进行ESD保护设计也变得尤为重要，因为ESD伤害来自生产、 储存、运输各个方面，可谓时时有可能被伤害。2、ESD模式及其测试方法ESD模型常见的有三种:人体模型(HBM , HUman Body Model).充电

4、 器件模型(CDM , Charge DeViCe MOdel)和机器模型(MM , MaChine Mode),其中以人体模型最为通行。一般的商用芯片，要求能够通过2KV静电电压的HBM检测。对于HBM放电，其电流可在几百纳秒内达到几安培,足以损坏芯片内部的电路。WOrdSI人体模型(HBM)的现场模拟图2人体模型(HBM)的等效电路 2人体模型(HBM)的等效电路。人体的等效电阻为1.5k0进入芯片的静电可以通过任意一个引脚放电，测试时，任意两个引脚之间都 应该进行放电测试,每次放电检测都有正负两种极性,所以对I/O引脚会进行 以下六种测试:1) PS模式(PitVtoVss正极性):VS

5、S接地,引脚施加正的ESD电压，对VSS放电，其余引脚悬空；2） NS模式（PitVt-Vss负极性）:VSS接地，引脚施加负的ESD电压，对VSS放电，其余引脚悬空；VD43 ） PD模式（PintoVDD正极性）:VDD接地，引脚施加正的ESD电压,对VDD放电，其余弓I脚悬空；4 ） ND模式（PitVtSVDD负极性）:VDD接地,引脚施加负的ESD电压Z对VDD放电，其余引悬空；,ss65 ）引脚对引脚正向模式:引脚施加正的ESD电压，其余所有I / O引脚一起接地，VDD和VSS引脚悬空；6）引脚对引脚反向模式:引脚施加负的ESD电压，其余所有I / O引脚一 起接地，VDD和VS

6、S引脚悬空。7 ）电源对地正向模式:电源施加正的ESD电压，VSS接地，对VSS放电, 其余脚悬空。8 ）电源对地反向模式:电源施加负的ESD电压，VSS接地，对VDD放电, 其余脚悬空。VESDSIO当ESD发生在芯片上时，芯片会发生失效故障，这个失效可能是短暂的， 也有可能是不可恢复的永久伤害。失效當當表现在芯片电源电压被拉低、I/O输 出电压异常。对于芯片的ESD我们可以通过搭建外部的保护电踣对比较容易受伤害的 Pin逬行保护，但是很多时候这些算是颔外的设计在整体系统设计中是不被允 许，所以芯片内部的自我保护措施就变得常重要，而且也能更加有效地对芯 片中比较脆弱的Pin进行更好的保护，保

7、障芯片的稳定长久工作。Part 3. CMOS集成电路的ESD保护设计1. ESD保护原理及原则ESD保护电路的设计目的就是要避免工作电踣成为ESD的放电通路而遭到 损害，保证在任意两芯片引脚之间发生的ESD ,都有适合的低阻旁路将ESD电 流引入电源线。这个低阻旁略不但要能吸收ESD电流”还要能钳位工作电路的 电压，防止工作电路由于电压过载而受损。这条电踣通踣还需要有很好的工作稳 定性,能在ESD发生时快速响应”而且还不能对芯片正常工作电踣有影响。在隼成电路设计阶段，使用器件对隼成电路进行ESD保护时,常用器件为栅 极接地NMOS g(GGNM0S). GDPMOS(栅极接VDD电源的P型M

8、OS管) 和SCR(可控硅)等等。由于GGNMOS与集成电路CMOS工艺很好的兼容 GGNM0S得到了广泛的应用。GGNMOS及寄生NPN结构如图11所 示,GGNMOS 传输线(transmission Iine PUlSerTLP)测试曲线如图 12 所 TFoESD信号栅氧击穿区(b)S 12g IINMOS管有一个横向寄生NPN (源极P型衬底漏极)晶体管。RSUb为衬底电阻圏12ESD设计窗口。当在一压点(PAD)上加ESD正向脉冲时,高静电电压加在漏结上(N+/P),该结反偏,器件进入高阻抗状态,直到达到雪崩击穿(一次击穿)电压为止在回12中 对应一次击穿电压为Vth在耗尽区产生的

9、电子空穴对,电子被漏极接触电极收 集,而空穴被衬底接触电极收黛由于衬底寄生电阻RSUB的存在使衬底电压升高, 当达到能使源PN结正偏时,电子从源区注入漏区NMOS管内部的寄生双极型 NPN管开启,GGN MOS逬入微分负阻区。此时由正向导通的寄生双极型NPN 泄放ESD电流MOSFET源漏电压降至接近寄生的双极型晶体管的隼电极发射 极导通电压。当电流继续上升,在漏端的碰撞离化点附近大的载流子密度使得电 流密度非常大,产生局部“热点”,当流过器件漏端的电流密度过尢就会造成热击 穿。通常漏端的热击穿点位于栅边缘附近热击穿对应的击穿电压为二次击穿电 压 Vt2。当使用GGNMOS作为隼成电路的ESD

10、保护电路的器件时,为得到良好的 ESD性能通常需要降低一次击穿电压VtI和増加二次击穿电流It2。増加It2 最常用的方法是増加保护管的面积(采用多指条晶体管),其结构就相当于多个单 指条的N MOS并联在一起。采用多指条晶体管的方法提高GGNMOS管的ESD 性能时,由于工艺不平整性或者衬底等效电阻大小不一,当ESD应力来临时,往往 出现某个指条首先导通,导致ESD电流只从该指条泄放其它指条形同虚设,降低 了多指条晶体管的ESD性能为提高ESD性能则需要使其所有指条在ESD应力 来临时都导通,为此需要提高GGN MOS管的二次击穿电压Vt2,因此提高 GGN MOS的ESD性能就要降低Va増

11、大It2或者Vt20静电放电(ESD , EleCtroStatiC DiSCharge )给电子器件环境会带来破坏 性的后果。它是造成隼成电路失效的主要原因之一。随着隼成电路工艺不断发展, 互补金属氧化物半导体(CMOS , COmPIementary Metal-OXide SemiCOndUCtor)的特征尺寸不断缩小，金属氧化物半导体(MOSMetaI-OXide SemiCondUetor)的栅氧厚度越来趣薄，MOS管能承受的电流 和电压也趣来越小，因此要进一步优化电路的抗ESD性能，需要从全芯片ESD 保护结构的设计来进行考虑。2、CMOS电踣ESD保护结构的设计根据ESD的测试方

12、法以及ESD保护电路的原理可知，在芯片中我们需要建 立六种低阻ESD电流通踣，它们分别是：1) PAD到VSS的低阴放电通路2) VSS到PAD的低阻放电通路3) PAD到VDD的低阻放电通踣4) VDD到PAD的低阻放电通踣5) PAD受到正向ESD放电时，PAD到PAD的通路6) PAD受到负向ESD放电时，PAD到PAD的通路7) VDD与VSS之间的电流通路。注：PAD是晶Bl上的引脚焊块，Bonding Line将PAD与引脚连接。大部分的ESD电流来自电踣外部，(CMD模型除外，它是基于已带电的器 件通过管脚与地接触时”发生对地放电引起器件失效而建立的)” ESD保护电 路一般设计

13、在PAD旁，输入输岀(I/O, InPUt/Output)电路内部。典型的I/O 电路示意图如图13 ,它的工作电踣由两部分组成：输岀驱动(OUtPUt DriVer) 和输入接收器(InPUt ReCeiVer)。ESD通过PAD导入芯片内部，因此I/O 里所有与PAD直接相连的器件都需要建立与之平行的ESD低阻旁略f将ESD 电流引入电压线，再由电压线分布到芯片各个管脚，降低ESD的影响。具体到I/O ,就是与PAD相连的输岀驱动和输入接收器。根据对ESD低阻放电通路的 要求，上面六条通路必须保证在ESD发生时，形成与保护电路并行的低阻通路, 旁路ESD电流，且能立即有效地钳位保护电路电压

14、。而在这两部分正常工作时, 不影响电路的正常工作。IrliemaI GHcnHsVDD<PM6/ ESDPrOteCtiOn Z CirCUlt /N PrOSioi I ClrCUitOUtPUtA PADPrOteCtiOn CirCUit【I/ ESDPrOteCtlOnCirCUit /卜 一/ESDPrOteCtlOn CjrCUit电源对地 保r也路输入保 输入缓 输出缓输出保护电路 冲电路 冲电路护电路图13典型的I/O电踣示意圏圏14是加入ESD电流通路的I/O电路，在團3所列的所有器件中，HBM 模式下输岀驱动上的NMOS管是最容易受损坏的。因此下面会对输出驱动中 NM

15、OS管的ESD低阻旁路给出比较详细的介绍。VDD圏14加入ESD电流通路的I/O电路上图二极管ND是NMOS漏极与P型衬底形成的寄生二极管，二极管PD 是PMOS漏极与N阱形成的寄生二极管NDD与VSS之间的二极管DP是N 阱与P型衬底形成的寄生二极管。电阻RS和Rin用于进一步降低被保护器件上 的ESD电压。 PS模式下PAD、VSS之间的ESD低阴旁踣每一个I/O引脚电路中都应建立一个PAD到VSS的ESD保护电瞧圏15 VDD输出驱动 15 PAD对VSS反向ESD放电时的电流通路常用的ESD保护器件有电阻、二极管、双极性晶体管、MOS管、可控硅 (SCR )等。由于MOS管与CMOS工

16、艺兼容性好，我们常采用MOS管构造 保护电路。CMOS工艺条件下的NMOS管有一个横向寄生N4N(源极P型衬底漏 极)晶体管，如图11(a)所示。这个寄生的晶体管开启时能吸收大量的电流。利用这一现象可在较小面积内 设计出较高ESD耐压值的保护电路，其中最典型的器件结构就是栅极接地 NMOS ( GGNMOS , Gate GrOUnded NMOS ) O在正常工作情况下，NMOS横向晶体管不会导通。当ESD发生时，漏极和 衬底的耗尽区将发生雪崩，并伴随着电子空穴对的产生。一部分产生的空穴被源 极吸收，其余的流过衬底。由于衬底电阻RSUb的存在，使衬底电压提高。当衬 底和源极之间的PN结正偏时

17、，电子就从源发射进入衬底。这些电子在源极、漏 极之间的电场的作用下，被加速，产生电子、空穴的碰撞电离，从而形成更多的 电子空穴对，使流过N-P-N晶体管的电流不断増加，最终使NMOS晶体管发 生二次击穿，此时的击穿不再可逆，则NMOS管损坏。S 12展示了这一过程的I-V特性，其中(Vtl , ItI)为衬底和源极之间的 PN结正偏，横向晶体管开启时的电压电流，(Vh , Ih )为NMOS横向晶体管 的钳位电压和电流，(Vt2 , It2 ) NM0S横向晶体管发生二次击穿时的电压 和电流。NMOS管正常工作的区域在VoP之内。为了防止如噪音等外界影响, 使N MOS在正常工作区域触发，Vo

18、P与Vh之间需要一个安全区。VoX是 NMOS管的栅氧击穿电压。如果ESD保护器件的电压设计在安全区与栅氧击穿 区之间，电流设计在K2以内，ESD保护器件就能在不损伤管子也不影响工作电 路的情况下完成对电路的保护。为了进一步降低输岀驱动上NMOS在ESD时两端的电压，可在ESD保护 器件与GGNMOS之间加一个电阻( 16)0这个电阻不能影响工作信号，因此 不能太大。画版圏时可采用多晶硅(POly )电阻。§17VOPb)§18圏17PAD到VSS电流通路的等效电路图18ESD发生时的I-V特性图，电 阻RS会让ODESD耐压值有一个Ir20D*RS的偏移。我们可以通过ES

19、D钳制电路的HBM耐压值来推断ESD钳制电路器件的大 概兗度。如果GGNMOS可通的最大电流密度是IOmAm,则要达到2kV HBM耐压值，这个ESD钳制电路要经受1.33A的电流，NMOS的兗度至少 是133m0为了在较小的面积内画出大尺寸的NMOS管子，在版图中我们采 用常把它画成手指型(finger-type),把NMOS管中的单一“手指”作为一个单 元，然后多次引用这个单元。画版图时应严格遵循I/O ESD的设计规则。在ESD发生时,不一定每一个N MOS “手指”会一齐导通,这样ESD保护电路 的有效耐压值就由开始导通的几个NMOS“手指”决定。为了避免这种情况，提 高ESD器件防护

20、能力，可在NMOS柵极和地之间加一个电阻Rgate(图19 )。19RgateB 20圏19在输岀驱动NMOS管栅地间加上电阻圏20栅地加电阻后，ESD时 的等效电路图Cdg为NMOS管栅漏间的寄生电容。由于栅漏间寄生电容的存在，ESD瞬态正电压加在PAD上时，图19中 NMOS上的栅极也会IB合一个瞬态正电压，因此NMOS上的每一个“手指哙 一齐导通，不用到达VtI就能进入寄生横向晶体管骤回崩溃区(SnaPbaCk region)0栅极电压由Rgate放电到地。这个瞬态电压持续的时间由栅漏寄生电 容和栅地电阻组成的RC时间常数决定。栅地电阻必须足够大,保证在电路正常 工作时这个栅极耦合NMO

21、S管是关闭的。只采用初级ESD保护，在大ESD电流时，电路内部的管子还是有可能被击 穿。如圏21所示，GGNMOS导通，理想状况下(§21),衬底和金属连线 上都没有电阻，吸收大部分ESD电流。实际倩况是如图22 , GGNMOS导通,由于ESD电流很大，衬底和金属连线上电阻都不能忽略此时GGNMOS并不 能钳位住输入接收端栅电压,因为让输入接收端栅氧化硅层的电压达到击穿电压 的是GGN MOS与输入接收端衬底间的IR压降。为避免这种情况,可在输入接收端附近加一个小尺寸GGNMOS进行二级ESD保护,如图23 z用它来钳位输入接收端栅电压。在画版图时，必须注意将二级ESD保护电路紧靠

22、输入接收端,以减小输入接收端与二级ESD保护电路之间衬底及其连线的电阻。接收端图21理想状况下的电流通路VDDRSUblRsub2圍22长距离产生的寄生电阻使输入接收中的栅氧被击穿VDDyiw7J H ： <× z7f<J ZMc>tFMk>1g 23实际解决方法 NS模式下VSS , PAD之间ESD低阻旁路在ESD过程中，如果PAD对VSS负向放电，放电通路由P型衬底和每一 个与PAD相连NMOS的漏极产生的寄生二极管组成，如图9所示。此时二极 管正向导通，因为二极管正向导通电压小，导通电阻小，有很高ESD防护能力, PAD对VSS的负向放电可以很容易的分布到芯片各个管脚。 PD模式下PAD , VDD之间ESD低阻旁路在ESD过程中,如果PAD对VDD正向放电，放电通踣由N阱和每一个与 PAD相连PMOS的漏极产生的寄生二极管组成。此时二极管正向导通，有很高 ESD防护能力，PAD对VDD的正向放电可以很容易的分布到