西电电院EDA实验报告

1、电券示式&之暮EDA验报告老师：杨明磊姓名：同作者：学号：学院：电子工程学院实验一：QUARTUS II软件使用及组合电路设计仿 真一、实验目的：学习QUARTUSII软件的使用，掌握软件工程的建立、 VHDL源文件的设 计和波形仿真等基本内容； 二、实验内容：1 .四选一多路选择器的设计首先利用QuartusR完成4选1多路选择器的文本编辑输入和仿真测试等步 骤，给出仿真波形。2 .、功能及原理原理：数据选择器又称为多路转换器或多路开关，它是数字系统中常用的一种典型电路。其主要功能是从多路数据中选择其中一路信号发送出去。所 以它是一个多输入、单输出的组合逻辑电路。功能：当选择控制端 s10=

2、00时，输出了=; s10=01时，输出J=； s10=10 时，输出？ = % s10=11时，输出。3 .、逻辑器件符号 Illi - 1III I= ： .Z；3 .、VHDL语言library ieee;use leee.Bcd_loaic_1164- all;S 曰二匚isportarter d m and locie;slO :m std logic vector(1 dcwnto 0); y :taut std logicend 1;S architect-Lire sixianyi cf nkiui 1 is BSgqi 二 E二口匚二32。)Ee真二B9case slO is

3、when M00H= y y y y led7sled7s16(17sZLed7sled7led7sled7slsd75led7 0 0 01D 0 0 n ；when 2Oln=led7sled73led7j!led7= 0 0 0 0 a 1.0 n ;when n m 2. =led7s- -;11rr .; rr：r. ;r irr.ir.l 11nv.;rr-irfr iTrr ：?m-rr.r-；r-i! ；;.- rrr-： ,r-iir iTiirijrrriii,h -（卬网 : m可，百；口；整工 ma .Qm? rn_x1卬un1皿 x iHQ；rnjr由仿真波形可以直观

4、看到，当A= 0001时，led7s=1111001,5 .、仿真分析A= 000叫，led7s=1000000,数码管显示为 0;数码管显示为1;.依此可验证波形仿真结果完 全符合预期，源程序正确。三 .实验心得在第一次上机实验中，我们通过对 EDA设计软件QuartusII使用，初步学会了它的使用方法。在实验中我们编写程序，编译，进行时序仿真以验证程序对错等。在完成VHDL 的编辑以后，进行编译，结果出现了很多错误，在细心的检查之下，最终将VHDL 描述修改成功并且通过了编译，在编译过程中我了解到很多在书本上没有理解的知识。总的来说，通过上机实验，我激发了对 EDA学 习的兴趣，也对这门课

5、程有了更深的理解，对 EDA设计软件Quarter II的使用 也更加熟练。实验二 计数器设计与显示一、 实验目的（ 1） 、熟悉利用QUARTUSII 中的原理图输入法设计组合电路，掌握层次化设计的方法 ;（ 2） 、学习计数器设计、多层次设计方法和总线数据输入方式的仿真，并进行电路板下载演示验证。二、实验内容1、完成计数器设计（4 位二进制加减可控计数器）1 1） 、功能及原理含有异步清零和计数使能的4 位二进制加减可控计数器：清零端reset：低电平有效，异步清零，即 reset=0时，无论时钟处于什么状态，输出立即置零。使能端enable：高电平有效，即 enable=1时，计数器开始

6、计数；enable=0时，计数器停止计数。当updown=0时，为减法计数器；:updown=1 时，为加减控制端updown ： 加法计数器。2 .、逻辑器件符号:f ciiHinMbr，a必 updwnE- ate3 .、VHDL语言liferar7 ieae;libs l&ee. st.d logic 1164 . all;口se iee&.lo5ic 3二巴igud. aZLI：B entity coynter4 ispert(rssftt!ir std_15gic;elk:in std logxe;ipdown:std logicsenable; in st;(5 Icgiccoan

7、t.4: oiit 3 仁 d legic vector (3 down to 0);co;out std_logic;/a counttrl;S口 councei isBiTnal anr;ata icgic vector(3 downtc D;0 p= 20.0 ils 4J0.C SO 0 SOjO 1= 1TI. D i0.G 10.0= n= ISO 0 . IftO.O 20( ,*-I I _ _ II4.、波形仿真updown=1时，为加法计数:rintcnr=(r 01;els if dkz1 eent and clk= 1 11 hier2if enabLe=T11 the

8、n5七=00匕十工；CO= 1 3L1 ；end j_f;end ;updown=0日寸，为减法计数:r TaTruuuTruTTrairoTmnTruuuumraTiTruuuuiTA II!： ：irf-dfiwrn5.、仿真分析由以上两个波形很容易看出，enable=1时，计数器开始计数；reset=0时，计 数器置零；updown=0时，减法计数；updown=1时，加法计数；co为进位端。 符合设计初衷。2、50M分频器的设计(1)、功能及原理Sbeginbtgln if r&3et=* 0else co_,Q+;else工f cnc-rrjC 00 r*Eiieelse co=QT

9、;Mw*司 Cuuiil4CTiAbl*国 ronntt道国酶(英欧泡(葵河跑碰3汇里匚翳process (clk:f reset)o Ijuumnn50M分频器的作用主要是控制后面的数码管显示的快慢。即一个模为50M的计数器，由时钟控制，分频器的基本原理与上述计数器基本相同。分频器的进 位端co用来控制加减计数器的时钟，将两个器件连接起来。(2)、逻辑器件符号b: e-ArMI MurLtflT. -3三一?r三ir-st(3)、VHDL语言Dt轴ig藏j 的。233* iL瓯g x呵gdo.p，皿r 0 i. nLrLrL-LrLrLnLrLrLrLrLnLFLrL-LrLnLrLrLrL

10、rLnLrLrL-LrLnLrLrLrLrLri mN上嚷p Imv 后y至，.这）至亨延1，声；电.元门丁忖:一/工:含）：迨0亘_户，.色些:1m电: m 日先（5）、仿真分析由波形仿真可以看出，enable=1时，由0开始计数，由于计数器模值较大，故只显示了一部分波形，计数范围由0到50M。3、七段译码器程序设计在实验一中已给出具体程序及仿真结果，不再赘述。4、计数器显示译码设计与下载以前面设计的七段译码器dec17s和计数器为底层元件，完成计数器显示译码 的顶层文件设计。计数器和译码器连接电路的顶层文件原理图如下:原理图连接好之后就可以进行引脚的锁定，然后将整个程序下载到已经安装好的电

11、路板上，即可进行仿真演示三.实验心得实验三：大作业设计（循环彩灯）一、实验目的：综合应用数字电路的各种设计方法，完成一个较为复杂的电路设计；2 .设计目标设计一个循环彩灯控制器，该控制器可控制 10个发光二极管循环点亮、间隔 点亮或者闪烁等花型。要求至少设计三种以上花型，用按键控制花型之间的转换，并用数码管显示当前花型。3 .实验分工陈硕负责代码搜查与编写，王卓负责电路连接与引脚编写 四.设计流程1、分频器的设计所用50M分频器在实验二中已有具体说明，不再赘述2.彩灯控制器的设计1.、功能及原理清零端reset：高电平有效，异步清零。即当reset=1时，灯全灭使能端enable： enabl

12、e=1时，彩灯工作。花样控制端s10： s10取不同的值来控制花样的转换。led10s：控制10个led灯的亮灭。(2)、逻辑器件符号(3)、VHDL语言 library ieee;use leee . std. logic 11 4 . al 1;use ieee . 5tdL_lo7ic_3rith. all;use ieee - std loic uns ig-ned. 11;K entity caideng is part a (clfc : in srdL_loffic;reset : in std._logic;310 : in std. Iccric vector (1 down

13、uo 0)工ledlOs : out 3cd_logic_vector(9 downco 0); end caxdeng;Isdowns 0) :=n00000r,: downro 0) :=rf00000n; down to 0) :=r,0000n;downto 0) :=r,0000n;S archlceccure create of caidenij signal a:3cd_loglc_veccor(4 signal b:3td_logic_vector(4 b工gal c: std locfic vector (3 signal d:std_loic_vector(3S begin

14、S process (elk:) begxnS if resec=,11chenLedl0s,01 ;H elsif clkr* evenc and clk=l 11H ifHif k。11rl thena-tfaOOQOf,;end if; case a(4when whenelse aledl05ledl0slecil0sledl0sledl0sledl0s工11033”000000010： when ll01000l,=ledl0sledl0slecilOsledl0sledlOsledl0s17103ledlOsledl0sledl0sledl0snull;end case;elsif

15、 sio=-nOlrt thenif b-n10010n thenend if; case b(4vhen wiienbM00000n; else bledl0sn;rf00001r,=ledl05n;rfQ0010n=ledl05rr;when rf00011n-ledl03rr;when r,00100n-ledl0sledl03ledl031&(1103S0TP3TC0TP3TC0TP3TC0TPSTS0TP3TsOTP3IsOTP3Tsoip，x-uOTM *u0000000000u=S0TP3TS0TP3TS0IpeTs0iPSTS0TP3TC0TP3TP seisP sqa yTT

16、TIn-P 31 gqa m”=o* 打si3 :己seo pu9 力一g二u。*ruooorrrroooM=eoiP3TS0IP3TCOTP3TS0IPOTCOIP3TeoTP3TS0IP3TC0TP3TC0TP3Te0TPSTe0TP3TS0TP3T=0TPTs0TPSTs0TPIsOTP3I=uOOOOaiffT Q NSgqa .m.2 jt umqa uOTn=OTC 3TST=3 rases pus:TinuS0TPSTS0IP3TS0TP3TS0TPaTS0TP3T4=5031S0TPST0邛己S0TPSTS0IPTl&dlOsLed-5leds=0110000;whenled7

17、flni21i二end case;end process; end show;4 .顶层文件原理图如下：smsSSi: 二 :311 I5 .仿真波形第一种波形：（从左到右依次点亮，再从右到左依次点亮）,o心匚 p 3吃U p nm E触JO ns E p n、1 m IIO.p nu比0 p g H9C.p usE5心y 曲：航.0 CL112tLp 他d U如Ip 匕：E也P 息:2BOJO r.=it. m uJLrLrLnrLruTrwwumrLrLrLrLrwmrLrLrmnrLTLrM:幻叵必叵 鼻逗 叵诬 HHZZ电 巨巨 叵叵叵室画位伍;I_IJJfraTnTLranTrmrT

18、rErErLrDmmrEraTnTErnTrcnTDmTflBMB第四种波形：（闪烁点亮）p 收40 Q M90 P g ISO P M IGO J)印。P 诩 寓 P 2280JO mrU-LHJVUWUTjnrLrvwLTLrLrvirLrviJWiJVVVVrLnJ iiIiir!iiviiiLLLLL6 .仿真分析由波形仿真结果可知，源程序正确。五.实验心得这次实验在参考资料的基础上，加以修改，使程序满足设计要求。因为本次实 验完全靠独立完成，在设计过程中出现了很多问题，编译和波形仿真的过程中 都不顺利，在和同学交流探讨的过程中，一一将这些问题解决，最终成功设计 出了四种花型。通过这次

19、实验，我真正体会到了EDA这门课的乐趣，提高了自身的能力。课后习题Ex1:三态缓冲器:Ex2:ENTITY mux4 ISPORT (A, B, C, D: INBit;S INBit_Vector (3 DOWNTO 0;Y OUTBit);END mux4;ARCHITECTURE behav1 OF mux4 IS BEGINmux4_p1： PROCES（ SA， B， C， D， S） BEGINIF S = 1110THEN Y = AELSIF S = 1101 THEN Y = BELSIF S = 1011 THEN Y = CELSE S = 0111 THEN Y =；

20、DELSE Y = ；1END IF；END PROCESS mux4_；p1END behav1；ARCHITECTURE behav2 OF mux4 IS BEGINY Y Y Y Y Y temp temp output output=temp; end case;end process;end pr1;Ex4:LIBRARY IEEE;USE MULTI ISPORT(CL:IN STD_LOGIC；J人选择信号CLK0:IN STD_LOGIO人信号OUT1:OUT STD_LOGIC)-出端 END ENTITY;ARCHITECTURE ONE OF MULTI IS SIGN

21、AL Q : STD_LOGIC;BEGINPR01: PROCESS(CLK0)BEGINIF CLK EVENATNDCLK= 1THEN Q=NOT(CL OR Q);ELSEEND IF;END PROCESS;PR02: PROCESS(CLK0)BEGINOUT1=Q;END PROCESS;END ARCHITECTURE ONE;END PROCESS;Ex5:library ieee;use h_sub isport(x,y:in std_logic;diff,s_out:out std_logic);end h_sub;architecture one of h_sub i

22、s begindiff=x xor y;s_out=(not x) and y;end one;library ieee;use or_2 isport(a,b:in std_logic;q:out std_logic);end or_2;architecture one of or_2 isbeginqx,y=y,diff=e,s_out=f);h_suber2:h_sub port map(x=e,y=sub_in,diff=diff,s_out=g);or21:or_2 port map(a=g,b=f,q=s_out);end one;library ieee;use f_sub8 i

23、sport(x,y:in std_logic_vector(7 downto 0);sub_in:in std_logic;diff:out std_logic_vector(7 downto 0);s_out:out std_logic);end f_sub8;architecture one of f_sub8 iscomponent f_subport(x,y,sub_in:in std_logic;diff,s_out:out std_logic);end component;signal e:std_logic_vector(6 downto 0);beginh_suber1:f_s

24、ub port map(x=x(0),y=y(0),sub_in=sub_in,diff=diff(0),s_out=e(0); h_suber2:f_sub port map(x=x(1),y=y(1),sub_in=e(0),diff=diff(1),s_out=e(1);h_suber3:f_sub port map(x=x(2),y=y(2),sub_in=e(1),diff=diff(2),s_out=e(2);h_suber4:f_sub port map(x=x(3),y=y(3),sub_in=e(2),diff=diff(3),s_out=e(3);h_suber5:f_su

25、b port map(x=x(4),y=y(4),sub_in=e(3),diff=diff(4),s_out=e(4);h_suber6:f_sub port map(x=x(5),y=y(5),sub_in=e(4),diff=diff(5),s_out=e(5);h_suber7:f_sub port map(x=x(6),y=y(6),sub_in=e(5),diff=diff(6),s_out=e(6);h_suber8:f_sub port map(x=x(7),y=y(7),sub_in=e(6),diff=diff(7),s_out=s_out);end one;library

26、 ieee;use f_sub81 isport(x,y:in std_logic_vector(7 downto 0);sub_in:in std_logic;diff:out std_logic_vector(7 downto 0);s_out:out std_logic);end f_sub81;architecture one of f_sub81 iscomponent f_subport(x,y,sub_in:in std_logic;diff,s_out:out std_logic);end component;signal e:std_logic_vector(8 downto 0);begine(0)=sub_in;s_outx(i),y=y(i),sub_in=e(i),diff=diff(i),s_out=e(i+1);end generate q1;end one;(1)程序：LIBRARY IEEE;USE USE ENTITY cnt16 ISPORT(EN,RST,UPD,CLK : IN STD_LOGIC; OUT1: OUT STD_LOGIC_VECTOR(15 DO WNTO 0)