通用阵列逻辑GAL实现基本门电路的设计

1、实验一 通用阵列逻辑GAL实现基本门电路的设计一、实验目的1.了解GAL22V10的结构及其应用；2.掌握GAL器件的设计原则和一般格式；3.学会使用VHDL语言进行可编程逻辑器件的逻辑设计； 4.掌握通用阵列逻辑GAL的编程、下载、验证功能的全部过程。二、实验原理1. 通用阵列逻辑GAL22V10通用阵列逻辑GAL是由可编程的与阵列、固定（不可编程）的或阵列和输出逻辑宏单元（OLMC）三部分构成。GAL芯片必须借助GAL的开发软件和硬件，对其编程写入后，才能使GAL芯片具有预期的逻辑功能。GAL22V10有ispGAL22V10器件就是把流行的GAL22V10与ISP技术结合起来，在功能和结

2、构上与GAL22V10完全相同，并沿用了GAL22V10器件的标准28脚PLCC封装。ispGAl22V10的传输时延低于7.5ns，系统速度高达100MHz以上，因而非常适用于高速图形处理和高速总线管理。由于它每个输出单元平均能够容纳12个乘积项，最多的单元可达16个乘积项，因而更为适用大型状态机、状态控制及数据处理、通讯工程、测量仪器等领域。ispGAL22V10的功能框图及引脚图分别见图1-1和1-2所示。另外，采用ispGAL22V10来实现诸如地址译码器之类的基本逻辑功能是非常容易的。为实现在系统编程，每片ispGAL22V10需要有四个在系统编程引脚，它们是串行数据输入(SDI)，

3、方式选择(MODE)、串行输出(SDO)和串行时钟(SCLK)。这四个ISP控制信号巧妙地利用28脚PLCC封装GAL22V10的四个空脚，从而使得两种器件的引脚相互兼容。在系统编程电源为+5V，无需外接编程高压。每片ispGAL22V10可以保证一万次在系统编程。ispGAL22V10的内部结构图如图1-3所示。2.编译、下载源文件用VHDL语言编写的源程序，是不能直接对芯片编程下载的，必须经过计算机软件对其进行编译，综合等最终形成PLD器件的熔断丝文件(通常叫做JEDEC文件，简称为JED文件)。通过相应的软件及编程电缆再将JED数据文件写入到GAL芯片，这样GAL芯片就具有用户所需要的逻

4、辑功能。 3.图1-1 ispGAL22V10功能框图 图1-2 ispGAL22V10引脚图（a） ispGAL22V10结构图ispLEVER软件主要特征：输入方式：*原理图输入 (b) 输出逻辑宏单元结构图图1-3 ispGAL22V10结构图及输出逻辑宏单元结构图ispLEVER设计流程如图1-4： 设计输入HDL综合高级实现工具仿真及分析器件编程在系统逻辑分析图1-1 ispLEVER设计流程图图1-4 ispLEVER设计流程图*ABEL-HDL输入*VHDL输入*Verilog-HDL输入* EDIF输入* 原理图和硬件描述语言混合输入逻辑模拟*功能模拟；*时序模拟编译器*结构综

5、合、映射、自动布局和布线支持的器件*含有支持ispLSI器件的宏库及MACH器件的宏库、TTL库*支持所有LatticeEC、LatticeECP、LatticeSC、LatticeXP、ispLSI、ispMACH、ispGDX、GAL、MachXO、ORCA FPGA/FPSC、ispXPGA和ispXPLD器件三、实验仪器、设备与器件1.计算机 2.实验仪 3.软件系统 4.通用阵列逻辑器件 ispGAL22V10C 四、实验内容与操作步骤(1) 用GAL22V10实现基本逻辑门电路。根据图1-5示电路，设定GAL22V10芯片的各输入、输出引脚并画出其引脚排列图。图1-5 用GAL实现

6、的基本逻辑门 图1-6用GAL实现的各种触发器启动ispLEVER(开始=>程序=>Lattice Semiconductor=>ispLEVER Project Navigator菜单)图1-7 ispLEVER启动界面创建一个新的设计项目选择菜单File。选择New Project，打开Project Wizard窗口。在Project Wizard窗口的Project Name栏中，键入项目名（如demo）。在Location栏中，输入文件路径（如L:ispTOOLS6_1examples ）。在Design Entry Type栏中选择Schematic/VHDL（i

7、spLEVER软件支持Schematic/ABEL、Schematic/VHDL、VHDL、Schematic/Verilog HDL、Verilog HDL、EDIF、GDF输入）。在Synthesis Tools栏中选择Synplify。此时的窗口如图1-8所示。完成上述步骤后，按Next按钮，产生Project Wizard Select Device窗口。在此窗口的Family栏中，选择GAL Device；Device栏中选择ispGAL22V10C；Package type栏中选择28PLCC；Operating conditions栏中选择Commercial; Part Nam

8、e栏中选择器件型号ispGAL22V10C-10LJ。此时的窗口如图1-9所示。 图1-8键入项目名 图1-9 选择器件型号完成上述步骤后，按OK按钮，产生Project Wizard Add Source窗口。直接在Project Wizard Add Source窗口中按Next按钮，产生Project Wizard Project Information窗口。在Project Wizard Project Information窗口中按Finish按钮。此时的ispLEVER Project Navigator主窗口如图1-10所示。将该工程文件存盘为demo.syn。 图1-10 工程

9、文件主窗口VHDL设计输入的操作步骤在ispLEVER Project Navigator主窗口中，选择Source=>New菜单。在弹出的New Source对话框（如图1-11）中，选择VHDL Module类型，按OK按钮。图1-11 选择 VHDL Module此时，软件会产生一个New VHDL Source对话框。如图1-12所示。图1-12 New VHDL Source对话框在对话框的各栏中，分别填入引脚定义等（如图1-12所示）的信息。按OK钮后，进入文本编辑器-Text Editor编辑VHDL文件。如图1-13所示。在Text Editor中输入VHDL设计程序，并

10、存盘。 图1-13 Text Editor编辑窗口仿真波形输入的操作步骤在ispLEVER Project Navigator主窗口中，选择Source=>New菜单。在弹出的New Source对话框（如图1-14）中，选择Waveform Stimulus类型，按OK按钮。图1-14 New Source对话框此时，软件会进入波形编辑器-Waveform Editor编辑波形文件。如图1-15所示。在窗口对话框中输入文件名，按OK按钮存盘。1 图1-15 Waveform Editor编辑窗口图1-16 Waveform Editor编辑窗口波形编辑器-Waveform Editor

11、中，选择下拉菜单Edit，并选中菜单中的New Wave，如图1-16所示。此时，软件会产生一个Add New Wave对话框。如图1-17所示。在这个窗口中可以选择引脚性质，并可以输入引脚名，通过按Add按钮将引脚名添加到波形编辑器的文件中。通过添加可以产生如图1-18所示的结果。2 图1-17 Add New Wave对话框34 图1-18 添加引脚名及性质接下来编辑输入引脚的仿真波形。利用图1-18菜单栏中的画笔，选中输入引脚，在引脚右侧的波形窗口中，通过点击鼠标就可以改变波形的高低电平及持续时间。如图1-19所示。5 图1-19 输入引脚的仿真波形 在线下载 在本例中，电路板上的JTA

12、G下载回路中仅有一片ispGAL220V10C器件，因此，Scan Chain后的窗口如图1-26所示。双击器件22V10，弹出器件信息对话框，通过点击按钮Browse选择需要下载的JED数据文件（如demo.jed）。如图1-27所示 图1-26 图1-27 器件信息对话框 在实验仪上进行功能测试。 在实验仪上加上输入信号，测试对应的输出，验证功能是否正确。(2) GAL22V10实现各种触发器。根据图1-6示电路，设定GAL22V10芯片的各输入、输出引脚并画出其引脚排列图，注意图中的置位、复位功能为同步的。 参考上一个实验的步骤用VHDL语言编写源程序实现各种触发器。对源程序进行编译、下

13、载。在实验仪上进行功能测试。 五、实验报告要求1.画出用ispGAL22V10C芯片实现基本逻辑门的引脚图；2.写出VHDL的源程序；3.写出主要的实验步骤及分析实验结果；4.总结实验心得体会。六、预习要求1.预习教材中有关通用阵列逻辑GAL的相关内容；2.预习实验内容，并按指导书的要求编写VHDL源程序，写出预习报告。七、思考题1.要想用GAL16V8实现某一逻辑电路，对1号和11号引脚有何特殊要求？2.GAL22V10专用输入、输出引脚各是多少？3.GAL22V10的与阵列有行线和列线各多少条？八、部分参考程序基本逻辑门电路程序触发器程序library ieee;use ieee.std_

14、logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity cfq isport( clk: in std_logic ;s: in std_logic ;r: in std_logic ;pr: in std_logic ;t: in std_logic ;d: in std_logic ;j: in std_logic ;k: in std_logic ;clr: in std_logic ;qs1: out std_logic ;qt1: out std_logic ;qd1: ou

15、t std_logic ;qj1: out std_logic; qs0: out std_logic ;qt0: out std_logic ;qd0: out std_logic ;qj0: out std_logic );end;architecture cfq_architecture of cfq isbeginprocess(clk,pr,clr)begin if( clk='1' and clk'event) then if (pr='1') then qs1<='1' qt1<='1' qd1&

16、lt;='1' qj1<='1' qs0<='0' qt0<='0' qd0<='0' qj0<='0' elsif (clr='1') then qt1<='0' qs1<='0' qd1<='0' qj1<='0' qs0<='1' qt0<='1' qd0<='1' qj0<='1' else qt1<=t xor qt1; qt0<=not(t xor qt1); qd1<=d; qd0<=not d; if(s='0')and(r='1') then qs1<='0' qs0<='1' elsif (s='1') then qs1<='1' qs0<='0' end if; if(j='0')and(k='1'