实验一 算术逻辑单元ALU

1、算术逻辑单元ALU 姓名： 曾智超 班级： 软件2班 学号： 2013551722实验日期：2014年10月22日实验软件：Quartus 13.0 实验器材：SOPC_EDA现代计算机组成原理实验系统 Cw48-Cp+实验操作系统：Microsoft windows XP 实验目的1. 理解算术逻辑单元ALU的工作原理。2掌握算术逻辑单元ALU的设计方法。 3. 验证32位算术逻辑单元ALU的加、减、与、移位功能。 4. 按给定数据，完成几种指定的算术和逻辑运算。实验要求1、做好实验预习，掌握运算器的数据传送通路和ALU的功能特性，并熟悉本实验中所用的控制台开关的作用和使用方法。2、写出实验

2、报告，内容是：实验目的； 按理论分析值填写好表1-2、表1-3，给出对应的仿真波形。列表比较实验数据（2）的理论分析值与实验结果值；并对结果进行分析。实验结果与理论分析值比较，有没有不同？为什么? 通过本实验，你对运算器ALU有何认识，有什么心得体会？实验内容算术逻辑单元ALU的设计如图1-1所示。其中运算器addsub32能实现32位的加减运算。参加运算的两个32位数据分别为A31.0和B31.0，运算模式由aluc3.0的16种组合决定，而aluc3.0的值由4位2进制计数器LPM_COUNTER产生，计数时钟是Sclk（图1-1）；r31.0为输出结果，Z为运算后的零标志位。ALU功能如

3、表1-1所示。表1-1ALU的运算功能选择端alucALU功能3 2 1 0* 0 0 0* 0 0 1* 0 1 0* 1 0 0 * 1 0 1* 1 1 00 0 1 10 1 1 11 1 1 1注1、* 表示每一位都移至下一更高有效位, “+”是逻辑或，“加”是算术加 实验步骤（1）设计ALU元件在Quartus II 环境下，用文本输入编辑器Text Editor输入ALU.V算术逻辑单元文件，编译Verilog HDL文件，并将ALU.V文件制作成一个可调用的原理图元件。（2）以原理图方式建立顶层文件工程选择图形方式。根据图1-1输入实验电路图，从Quartus II的基本元件库

4、中将各元件调入图形编辑窗口、连线，添加输入输出引脚。将所设计的图形文件ALU_sy.bdf保存到原先建立的文件夹中，将当前文件设置成工程文件，以后的操作就都是对当前工程文件进行的。（3）器件选择选择Cyclone系列，在Devices中选择器件EP1C12QC240C8。编译，引脚锁定，再编译。引脚锁定后需要再次进行编译，才能将锁定信息确定下来，同时生成芯片编程/配置所需要的各种文件。（4）芯片编程Programming（可以直接选择光盘中的示例已完成的设计进行验证实验）打开编程窗口。将配置文件ALU_sy.sof下载进GW48系列现代计算机组成原理系统中的FPGA中。（5）选择实验系统的电路

5、模式是NO.0，验证ALU的运算器的算术运算和逻辑运算功能实验原理图输入端CLR负责时钟信号，AD_B1和IN负责数据的输入。DA、DB、R和Z为输出端口。引脚分配：AD_B1InputPIN_2352B2_N2PIN_2353.3-V LVTTL 24mA ALU3OutputPIN_1683B3_N0PIN_1683.3-V LVTTL 24mA ALU2OutputPIN_1673B3_N0PIN_1673.3-V LVTTL 24mA ALU1OutputPIN_1663B3_N0PIN_1663.3-V LVTTL 24mA ALU0OutputPIN_1653B3_N0PIN_16

6、53.3-V LVTTL 24mA CLR InputPIN_2392B2_N2PIN_2393.3-V LVTTL 24mA DA7OutputPIN_201B1_N0PIN_203.3-V LVTTL 24mA DA6OutputPIN_191B1_N0PIN_193.3-V LVTTL 24mA DA5OutputPIN_181B1_N0PIN_183.3-V LVTTL 24mA DA4OutputPIN_171B1_N0PIN_173.3-V LVTTL 24mA DA3OutputPIN_161B1_N0PIN_163.3-V LVTTL 24mA DA2OutputPIN_151

7、B1_N0PIN_153.3-V LVTTL 24mA DA1OutputPIN_141B1_N0PIN_143.3-V LVTTL 24mA DA0OutputPIN_131B1_N0PIN_133.3-V LVTTL 24mA DB7OutputPIN_1363B3_N2PIN_1363.3-V LVTTL 24mA DB6OutputPIN_1353B3_N2PIN_1353.3-V LVTTL 24mA DB5OutputPIN_1343B3_N2PIN_1343.3-V LVTTL 24mA DB4OutputPIN_1333B3_N2PIN_1333.3-V LVTTL 24mA

8、DB3OutputPIN_1323B3_N2PIN_1323.3-V LVTTL 24mA DB2OutputPIN_1283B3_N2PIN_1283.3-V LVTTL 24mA DB1OutputPIN_411B1_N2PIN_413.3-V LVTTL 24mA DB0OutputPIN_211B1_N0PIN_213.3-V LVTTL 24mA IN7InputPIN_121B1_N0PIN_123.3-V LVTTL 24mA IN6InputPIN_81B1_N0PIN_83.3-V LVTTL 24mA IN5InputPIN_71B1_N0PIN_73.3-V LVTTL

9、24mA IN4InputPIN_61B1_N0PIN_63.3-V LVTTL 24mA IN3InputPIN_51B1_N0PIN_53.3-V LVTTL 24mA IN2InputPIN_41B1_N0PIN_43.3-V LVTTL 24mA IN1InputPIN_31B1_N0PIN_33.3-V LVTTL 24mA IN0InputPIN_21B1_N0PIN_23.3-V LVTTL 24mA R7 OutputPIN_1603B3_N0PIN_1603.3-V LVTTL 24mA R6 OutputPIN_1593B3_N0PIN_1593.3-V LVTTL 24m

10、A R5 OutputPIN_1583B3_N0PIN_1583.3-V LVTTL 24mA R4 OutputPIN_1413B3_N2PIN_1413.3-V LVTTL 24mA R3 OutputPIN_1403B3_N2PIN_1403.3-V LVTTL 24mA R2 OutputPIN_1393B3_N2PIN_1393.3-V LVTTL 24mA R1 OutputPIN_1383B3_N2PIN_1383.3-V LVTTL 24mA R0 OutputPIN_1373B3_N2PIN_1373.3-V LVTTL 24mA SCLK InputPIN_2382B2_N

11、2PIN_2383.3-V LVTTL 24mA z OutputPIN_1613B3_N0PIN_1613.3-V LVTTL 24mA 实验现象寄存器检查：R7.0Z寄存器内容ALUC3 2 1 0CLRDA7.0DB7.0 00 00101010110101010101 0 FF 00101010110101010105 0实验数据和理论值：ALUC3 2 1 0DA7.0DB7.0ALU功能运算结果R7.0（CLR=0）理论值0000AA55加法FFFF0001AA55按位与00000010AA55异或FFFF0011AA55逻辑左移4.0位00000100FF01减法FEFE0101

12、FF01逻辑或FFFF0110FF01逻辑左移16位00000111FF01逻辑右移4.0位00001000FFFF加法FFFF1001FFFF按位与FEFF1010FFFF异或00001011FFFF无000011005501减法545411015501逻辑或555511105501逻辑左移16位000011115501算术右移4.0位0808仿真的波形：实验思考1用Verilog HDL实现输入暂存器lpm_latch的功能，及模式选择计数器LPM_COUNTER的功能。2用Verilog HDL表达整个ALU实验电路的功能，对电路进行仿真、引脚锁定、并在实验台上实现其功能。3用Verilog HDL设计一个64位的ALU，实现基本的算术逻辑运算。 4对ALU进行算术运算和逻辑运算的功能仿真，并记录仿真波形。实验分析1. 在所得的仿真图中有一条波形图出现错误，没有波形，是直线。实验出错的原因是在画电路图的过程中，线路连接错误。2. 编写的代码不能正常运行。实验出错的原因是没有注