实验四Verilog与Xilinx ISE软硬平台的介绍

1、逻辑与计算机设计基础实验设计楼道灯的控制电路20152016秋冬浙江大学计算机学院实验教学中心42Verilog与Xilinx软硬件实验平台熟悉熟悉Verilog HDL语言并能用其建立基本的逻辑部件，在语言并能用其建立基本的逻辑部件，在Xilinx ISE平台进行输入、编辑、调试、行为仿真与综平台进行输入、编辑、调试、行为仿真与综合后功能仿真合后功能仿真熟悉掌握熟悉掌握Spartan-III Board FPGA 开发平台，同时在开发平台，同时在ISE平台上进行时序约束、引脚约束及映射布线后时序仿真平台上进行时序约束、引脚约束及映射布线后时序仿真运用运用Xilinx ISE具将设计验证后的代

2、码下载到实验板上，具将设计验证后的代码下载到实验板上，并在实验板上验证并在实验板上验证32010-10-11Verilog与Xilinx软硬件实验平台实验设备实验设备1台1套装有装有 ISE 计算机计算机Spartan-III 开发板开发板实验材料实验材料无无42010-10-11Verilog与Xilinx软硬件实验平台1.2.3.熟悉熟悉ISE工具软件的运行环境与安装过程工具软件的运行环境与安装过程设计简单设计简单组合逻辑电路组合逻辑电路，采用，采用图形输入图形输入逻辑功能描述，建立逻辑功能描述，建立FPGA实现数字系统的实现数字系统的Xilinx ISE设计管理工程，并进行编辑、设计管理

3、工程，并进行编辑、调试、编译、行为仿真，时序约束、引脚指定（约束）、映调试、编译、行为仿真，时序约束、引脚指定（约束）、映射布线后时序仿真及射布线后时序仿真及FPGA编程代码下载与运行验证编程代码下载与运行验证设计简单设计简单时序逻辑电路时序逻辑电路，采用，采用Verilog代码输入代码输入逻辑功能描述，逻辑功能描述，建立建立FPGA实现数字系统的实现数字系统的ISE设计管理工程，并进行编辑、设计管理工程，并进行编辑、调试、编译、行为仿真，时序约束、引脚约束、映射布线后调试、编译、行为仿真，时序约束、引脚约束、映射布线后时序仿真及时序仿真及FPGA编程代码下载与运行验证编程代码下载与运行验证5

4、2010-10-11Verilog与Xilinx软硬件实验平台问题问题1：某三层楼房的楼梯通道共用一盏灯，每层楼都安装：某三层楼房的楼梯通道共用一盏灯，每层楼都安装了一只开关并能独立控制该灯，请设计楼道灯的控制电路。了一只开关并能独立控制该灯，请设计楼道灯的控制电路。问题问题2：增加控制要求，灯打开后，延时若干秒自动关闭，：增加控制要求，灯打开后，延时若干秒自动关闭，请重新设计楼道灯的控制电路。请重新设计楼道灯的控制电路。S3S2S1F0000001101010110100110101100111162010-10-11Verilog与Xilinx软硬件实验平台 分析楼道灯的事件行为，用组分析

5、楼道灯的事件行为，用组合电路实现，用带锁定功能的合电路实现，用带锁定功能的按钮开关或拨动开关作为电路按钮开关或拨动开关作为电路输入输入S1, S2,S3 ，电路，电路输出输出为为 F 变量赋值变量赋值 开关按下为开关按下为1，弹起为，弹起为0 输出灯亮为输出灯亮为1，灯暗为，灯暗为0 编写真值表，如右表编写真值表，如右表72010-10-11Verilog与Xilinx软硬件实验平台根据真值表分析输入输出关系，如下图根据真值表分析输入输出关系，如下图82010-10-11Verilog与Xilinx软硬件实验平台本实验将以两种方法输入逻辑功能描述：本实验将以两种方法输入逻辑功能描述：1. 以图

6、形方式输入逻辑功能描述以图形方式输入逻辑功能描述 不考虑灯延时熄灭，采用拨动开关不考虑灯延时熄灭，采用拨动开关2. 用用Verilog语言描述电路逻辑功能语言描述电路逻辑功能 要考虑灯延时熄灭，采用按钮开关要考虑灯延时熄灭，采用按钮开关92010-10-11Verilog与Xilinx软硬件实验平台1. 建立楼道控制的工程：建立楼道控制的工程：lamp_ctrl.ise 依次点击菜单依次点击菜单 在对话框中设置：在对话框中设置： (工程名和文件名不能以数字开头命名工程名和文件名不能以数字开头命名)a)Project Name:lamp_ctrlb)Top-Level Source Type:

7、Schematic 确认后点击确认后点击到设备属性页，设置：到设备属性页，设置：a)b)c)d)Family:Device:Package:Speed:Spartan-3XC3S200FT256-4 确认后，一直点击确认后，一直点击直到创建工程结束。直到创建工程结束。102010-10-11Verilog与Xilinx软硬件实验平台2. 创建原理图文件创建原理图文件: lamp_ctrl.sch 在在Sources 窗口窗口Sources选项卡空白处右选项卡空白处右键菜单选择键菜单选择 新建源文件向导中选择源文件类型为新建源文件向导中选择源文件类型为Schematic，输入文件名，输入文件名l

8、amp_ctrl，勾，勾选选Add to Project 连续点击连续点击，最后点击最后点击；在在Sources窗口中双击刚新建的文件图标，窗口中双击刚新建的文件图标，进入电路原理图编辑窗口进入电路原理图编辑窗口3. 输入楼道灯控逻辑电路输入楼道灯控逻辑电路在在Souces窗口中选择窗口中选择Symbols选项卡，配合选项卡，配合Schematic Editor工工具条输入原理图，如图具条输入原理图，如图楼道灯控制画图要点122010-10-11Verilog与Xilinx软硬件实验平台4. 查看输入电路的硬件描述代码查看输入电路的硬件描述代码在在Sources窗口中选择窗口中选择Source

9、s for: Synthesis / Implementation，选中选中lamp_ctrl.sch图标，在图标，在Processes窗口窗口Processes选项卡中展选项卡中展开开 Design Utilities并双击并双击，如图122010-10-11Verilog与Xilinx软硬件实验平台Verilog表达的完整代码表达的完整代码module lamp(S1, S2, S3, F); input S1; input S2; input S3; output F; wire NS1; wire NS2; wire NS3; wire S1NS2S3; wire S1S2S3; wi

10、re S2NS1S3; wire S3NS1S2; AND3 AND3A (.I0(NS3), .I1(NS2), .I2(S1), .O(S1NS2S3); AND3 AND3B (.I0(NS3), .I1(S2), .I2(NS1), .O(S2NS1S3); AND3 AND3C (.I0(S3), .I1(NS2), .I2(NS1), .O(S3NS1S2); AND3 AND3D (.I0(S1), .I1(S2), .I2(S3), .O(S1S2S3); INV INVS1 (.I(S1), .O(NS1); INV INVS2 (.I(S2), .O(NS2); INV I

11、NVS3 (.I(S3), .O(NS3); OR4 OR4A (.I0(S1S2S3), .I1(S3NS1S2), .I2(S2NS1S3), .I3(S1NS2S3), .O(F);endmodule132010-10-11Verilog与Xilinx软硬件实验平台5. 建立基准测试波形文件建立基准测试波形文件：lamp_ctrl_tbw.tbw在在Sources 窗口空白处的右键菜单中选择窗口空白处的右键菜单中选择在新建源文件向导中选择源类型为：在新建源文件向导中选择源类型为：Test Bench WaveForm，输，输入文件名入文件名lamp_ctrl_tbw，并勾选，并勾选Add

12、 to Project单击直到，进入输入时钟设置，由于本实验电路是组合电路，设置：a)b)c)Clock InformationCominational Timing InformationInitial Length of Test BenchCombinatorial5ns, 10ns1000ns点击进入Test Bench WaveForm编辑窗口142010-10-11Verilog与Xilinx软硬件实验平台6. 建立仿真激励输入波形，运行行为模拟建立仿真激励输入波形，运行行为模拟 在在Test Bench WaveForm编辑窗口中，编辑窗口中，通过左键点击改变通过左键点击改变输入

13、端的高低电平输入端的高低电平 保存输入波形，进行波形行为仿真保存输入波形，进行波形行为仿真 仿真波形图如下，拖动时间轴，观察与前面的真值表是否仿真波形图如下，拖动时间轴，观察与前面的真值表是否一致；若不一致应返回继续修改，直到正确为止一致；若不一致应返回继续修改，直到正确为止时间轴时间轴真值表真值表152010-10-11Verilog与Xilinx软硬件实验平台152010-10-11Verilog与Xilinx软硬件实验平台 若使用若使用Win7系统，仿真出系统，仿真出现错误如右图所示，请按如下现错误如右图所示，请按如下操作：操作：1. 点击点击“开始开始”按钮，在开始菜单的运行栏中输入按

14、钮，在开始菜单的运行栏中输入“services.msc”；2. 在弹出的在弹出的“服务服务”对话框中，双击对话框中，双击“WebClient”服务；服务； 3. 在弹出的属性对话框中点击在弹出的属性对话框中点击“启动启动”启用此服务，点击启用此服务，点击“确定确定”退出退出。7.建立用户时序约束并为模块的端口指定引脚分配，建立用户时序约束并为模块的端口指定引脚分配，创建引脚文件创建引脚文件: lamp_icf.ucf 在在Sources 窗口窗口Sources选项卡空选项卡空白处右键菜单选择白处右键菜单选择 新建源文件向导中选择源文件新建源文件向导中选择源文件类型为类型为Implementat

15、ion Constrains File，输入文件名输入文件名lamp_icf，勾选，勾选Add to Project若不显示ucf文件，请重启工程。点击点击“Edit Constraints (Text)”，打开中刚建立的文，打开中刚建立的文件件lamp_icf.ucf，通过文本方式进行编辑，完成后保存。，通过文本方式进行编辑，完成后保存。若不显示ucf文件，请重启工程。引脚编号在开发板相应输入输出旁边172010-10-11Verilog与Xilinx软硬件实验平台8. 设计实现并检查约束结果在Sources窗口中选择 Synthesis / Implementation，选中lamp_ct

16、rl；在Processes窗口下选择，进行物理转换、平面布图、映射、物理布线等FPGA目标格式实现文件生成。最后在设计摘要文档中有如下结果：最后在设计摘要文档中有如下结果：点击按钮打开点击按钮打开Design Summary182010-10-11Verilog与Xilinx软硬件实验平台9. 布线后仿真并检查设计的模块功能在Sources窗口Post Route Simulation，选中lamp_ctrl_tbw.tbw；在Processes窗口运行仿真结果如下，若结果与原先设计目标中的真值表不一致，则需要再修改、仿真直到波形正确192010-10-11Verilog与Xilinx软硬件实

17、验平台10. 生成模块的生成模块的FPGA代码并下载开发板代码并下载开发板 用下载数据线连接用下载数据线连接PC机并口与开发板的机并口与开发板的J7 将将5V的的DC电源线连到开发板的电源线连到开发板的J4电源插座电源插座 连接好开发板后，按下列步骤进行下载操作连接好开发板后，按下列步骤进行下载操作202010-10-11Verilog与Xilinx软硬件实验平台a)b)在Sources窗口中选择 Synthesis / Implementation在Sources窗口中选择lamp_ctrl.sch；在Processes窗口中，用鼠标双击出现的对话框选择“cancel”。c) 点击“Conf

18、igure Target Device”下的“Manage Configuration Project (iMPACT)”，出现右边对话框，点击“Finish”。选择Configure devices using Boundary-Scan chain (JTAG)，选择Automatically connect to a cable and identify Boundary-Scan chain212010-10-11Verilog与Xilinx软硬件实验平台d)接下来出现Assign New Configuration File对话框。这时从文件列表中选择lamp_ctrl.bit文件，

19、将会为JTAG chain上的xc3s200 设备指定配置文件 ；若有警告窗口弹出，点击按钮即可；选择 Bypass 以跳过其他余下的设备e)右键点击xc3s200 device图标，选择菜单项打开Programming Properties对话框，点击后将会按钮即可对硬件设备进行下载编程。222010-10-11Verilog与Xilinx软硬件实验平台1. 建立楼道控制的工程：lamp_ctrl.ise 依次点击菜单 在对话框中设置如下：a)b)Project Name:Top-Level Source Type:lamp_ctrlHDL 确认后点击到设备属性页，设置：a)b)c)d)Fa

20、mily:Device:Package:Speed:Spartan-3XC3S200FT256-4 确认后，一直点击直到创建工程结束232010-10-11Verilog与Xilinx软硬件实验平台2. 创建Verilog 输入源文件 lamp_controller.v 在Sources 窗口空白处的右键菜单中选择 在新建源文件向导中选择源类型为Verilog Module，输入文件名lamp_controller ，勾选Add to Project 连续点击定义模块输入输出引脚，点击和 在Sources窗口中双击文件图标进入Verilog代码编辑窗口输入输出也可之后在程序中配置，这里留空以以

21、Verilog 语言输入语言输入逻辑逻辑功能描述功能描述楼道灯楼道灯控制控制电路电路:门级语言描述门级语言描述timescale 1ns / 1psmodule lam_ctrl(S1, S2,S3, F); input S1; input S2; input S3; output F; wire AND_NS1NS2S3; wire AND_NS1S2NS3; wire AND_S1NS2NS3; wire AND_S1S2S3; wire NS1; wire NS2; wire NS3; AND3 AND_1 (.I0(NS3), .I1(NS2), .I2(S1), .O(AND_S1N

22、S2NS3); AND3 AND_2 (.I0(NS3),.I1(S2), .I2(NS1), .O(AND_NS1S2NS3); AND3 AND_3 (.I0(S3), .I1(NS2),.I2(NS1), .O(AND_NS1NS2S3); AND3 AND_4 (.I0(S3), .I1(S2), .I2(S1), .O(AND_S1S2S3); INV INV1 (.I(S1), .O(NS1); INV INV2 (.I(S2), .O(NS2); INV INV3 (.I(S3), .O(NS3); OR4 OR_1 (.I0(AND_S1S2S3), .I1(AND_NS1NS

23、2S3), .I2(AND_NS1S2NS3), .I3(AND_S1NS2NS3), .O(F);Endmodule 242010-10-11Verilog与Xilinx软硬件实验平台module lamp_controller(clk, S1, S2, S3, F); 行为描述行为描述parameter COUNTER = 28; / 计数器的位数：28位input clk, S1, S2, S3; / 输入：时钟、三个按钮output F; / 输出：控制灯的亮、灭wire w;reg y;reg COUNTER-1 : 0 count;initial count = 0;assign

24、w = S1 S2 S3;always (posedge clk)if (w | count 28hFFFF_FFF) beginy = 1;count = count + 1;end else beginy = 0;count = count;endassign F = y;endmodule252010-10-11Verilog与Xilinx软硬件实验平台262010-10-11Verilog与Xilinx软硬件实验平台4. 楼道控制电路代码的综合；在Processes 在Souces窗口选中文件窗口运行 检查综合的电路结构是否与设计目标一致272010-10-11Verilog与Xili

25、nx软硬件实验平台5.建立基准测试波形文件：lamp_controller_tbw.tbw 在Sources 窗口右键菜单中选择 选择新建源文件类型Test Bench WaveForm，输入文件名并勾选Add to Project 单击直到，进入输入时钟设置a) Clock Informationb) Clock Timing Information Clock High Time Clock Low Time Input Setup Time Output Valid Delay OffsetSingle Clock, clkRising Edge25ns25ns1ns1ns0nsc)Initial Length of Test Bench13000ns 点击，进入Test Bench WaveForm编辑窗口282010-10-11Verilog与Xilinx软硬件实验平台6. 建立仿真激励输入波形，并运行行为模拟建立仿真激励输入波形，并运行行为模拟 为便于仿真，将代码中计数器位数改成为便于仿真，将代码中计数器位数改成8位位 在波形图编辑窗口中，在波形图编辑窗口中，通过左键点击改变输入端电平通过左键点