第04章 主存储器

1、计算机组成与结构计算机组成与结构本科生课程教学本科生课程教学计算机学院q本课程主要讲授计算机系统的硬件和软件构成方法，包括硬件系统中运算器、控制器、存储器、输入设备和输出设备和总线系统的构成原理等；并与当代先进的计算机技术相结合。是计算机科学与技术本科专业核心课程。q 本课程着重计算机系统组成与结构方面的教学和研究。本课程着重计算机系统组成与结构方面的教学和研究。计算机结构定义为系统程序员所能见到的计算机硬件特性；计算机组成是指计算机硬件的具体实现。计算机学院q主存储器的概述q主存储器的基本操作q随机存储器RAMq只读存储器ROMq主存储器的组成与控制q多体交叉存储器计算机学院一、存储器的基本

2、概念一、存储器的基本概念q存储器的基本功能：存、取和记忆数据。 q存储器是计算机中用于完成记忆功能的设备和器件。存储器具有按给定地址进行写入/读出信息，并能长期保存信息的功能。计算机学院二、存储器的主要性能二、存储器的主要性能q1、容量：、容量：存储器中能够存放的最大信息量。基本度量单位为字节(Byte)。例如，10248(1KB)，20488(2KB)，40968(4KB)；Byte，KB，MB，GB，TB，PB(它们之间的进率为 )q2、存储周期：存储周期：存储器从接收到读/写命令开始，直到完成读数/写数操作的时间称为存储周期 ；一般微机的存储周期是100200ns或几十ns。q3、可靠性

3、：可靠性：用故障平均间隔时间来衡量。q4、功耗及设备量：功耗及设备量：越小(少)越好。310MT计算机学院q若主存按字编址，即每个存储单元存放一个字，字长超过8位，则存储容量用单元数位数来描述。例1 某计算机的字长16位，它的存储容量是64KW，若按字节编址，那么它的存储容量可表示成128KB。例2 机器字长32位，其存储容量为4MB，若按字编址，那么它的存储容量可表示成1MW。计算机学院三、主存储器的地位三、主存储器的地位q主存储器处于计算机系统的中心地位q当前执行的程序和数据均存放在主存储器中，CPU直接从主存储器区指令和数据q多处理机利用主存储器存储共享数据qI/O设备利用主存储器实现D

4、MA数据传输计算机学院四、主存储器的分类四、主存储器的分类 ROM (不可改写 ROM) ROM(只读存储器) PROM (一次可改写 ROM) EPROM (多次可改写 ROM) 主存储器 E2PROM(多次电可改写 ROM) flash memory(快擦型存储器) SRAM (静态存储器) RAM(随机存储器) DRAM(动态存储器) 计算机学院q主存储器与CPU的联系结构框图（参见教材P107图4.1）。 q主存储器的基本操作如下： 地址AR ，CPU发读命令，则：M（AR）DR，存储器发ready命令。 地址AR ，数据DR， CPU发写命令，则DRM（AR），存储器发ready命令

5、。计算机学院一、静态存储器一、静态存储器( (SRAM)SRAM)q静态半导体存储器静态半导体存储器( (SRAM)SRAM)：q可随机读写；其存储的数据表示为晶体三极管构成的双稳态电路的电平；存储数据稳定；不需刷新。计算机学院q存储单元是存储器中的最小存储单位。它的基本作用是存储一位二进制信息。作为存储元的材料或电路，须具备以下基本功能：q(1)具有两种稳定状态；(分别表示0和1）q(2)两种稳定状态经外部信号控制可以相互转换（即：能写入）q(3)经控制，能读出其中的信息；（即：能读出） q(4)无外部原因，其中的信息能长期保存。（即：能保持）计算机学院 X地 址 译 码 线 Vcc T3

6、T4 A B T1 T2 7 T8 位 线1 Y地 址 译 码 线 位 线2 T5 T6 静态MOS存储元T1、T2、T3、T4组成的双稳态触发器保存信息，它能长期保持信息的状态不变，是因为电源通过T3、T4不断供给T1或T2电流的缘故。其特点是当供电电源切断时，原存的信息也消失。计算机学院q图中T1、T2为工作管；T3、T4为负载管；T5、T6 、T7、T8为控制管。q两个稳态：T1导通，T2截止为“1”态；T2导通，T1截止为“0”态；q工作原理： 保保持持状状态态 (X、Y 译码线为低电平，即 T5、T6 、T7、T8 均截止) 保持“1”态： T1导通A 低 保持“0”态： T2导通B

7、 低 B 高 T2截止 A 高 T1截止 计算机学院 写入状态写入状态(X、Y译码线为低电平，即T5、T6、T7、T8 均导通) q 写“1”： 位线2为高电平B高T1导通；位线1加低电平A低T2截止； q 写“0”： 位线2为低电平B低T1截止。位线1加高电平A高T2导通；计算机学院 读出状态读出状态(X、Y译码线为低电平，即T5、T6、T7、T8 均导通) q读“1”(T2截止、T1导通)：Vcc从T4到T6、T8 使位线2有电流。q读“0”(T1截止、T2导通)：Vcc从T3到T5、T7使位线1有电流；q所以，不同的位线上的电流使放大器读出不同的信息“1”和“0”。计算机学院q(1)(1

8、)存储体存储体q存储体用来存储信息，它由静态MOS存储元组成，采用二维矩阵的连接方式，假定X方向有m根选择线，Y方向有n根选择线，则存储矩阵为mn，在每个X、Y选择线的交叉点有一个存储元。q一个44的存储矩阵的结构如下图所示，其中的存储元见单元电路。q图中，存储矩阵44161位，是指16个字的同一位，若用8个同样的存储矩阵，则可组成16个字、字长为8位的存储体计算机学院计算机学院q(2)(2)地址译码器地址译码器q地址译码器的设计方案有两种：一种是单译码，另一种是双译码。q单译码结构中，地址译码器只有一个，译码器的输出，选择对应的一个字。若地址线数n2，译码后输出224个状态，对应4个地址，每

9、个地址中存一个4位的字。计算机学院q这种结构有一个缺点，就是当n较大时，译码器将变得复杂而庞大，使存储器的成本迅速上升，性能下降。例如，n12时，译码器输出为212根选择线，每根选择线还要配一个驱动器。所以，单译码结构只适用于小容量存储器。q为了减少驱动器数量、降低成本，存储器一般采用双译码结构。这种结构中有X和Y两个方向的译码器，如图所示。计算机学院q(3)(3)片选和读写控制电路片选和读写控制电路 q由于一块集成芯片的容量有限，要组成一个大容量的存储器，往往需要将多块芯片连接起来使用，这就存在某个地址要用到某些芯片，而其它芯片暂时不用的问题，这就是所谓片选。只有片选信号有效时，该芯片才被选

10、中，此片所连的地址线才有效，才能对它进行读或写操作。片选和读写控制电路如下图所示。计算机学院 W R 当 CS0 时 若 WE0则W1， 控制写入电路进行写入； 若WE1 则R1，控制读出电路进行读出； 当CS1 时 R0、 W0， 读与写均不能进行。 片选和读写控制电路 CS WE 计算机学院(4)(4)静态静态MOSMOS存储器芯片存储器芯片qRAM存储器芯片有很多种型号，其地址线的引脚数与存储芯片的单元数有关，数据线的引脚数与存储芯片的字长有关。另外，每一芯片必须有一片选信号，对于RAM存储器芯片还必须有一读写信号，加上电源线、地线组成芯片的所有引脚。q存储器芯片的地址范围是其地址线从全

11、“0”到全“1”进行编码q将大量的存储单元可以构成一个存储阵列，参见P109图4.4计算机学院二、动态存储器二、动态存储器( (DRAM)DRAM)q动态半导体存储器动态半导体存储器( (DRAM)DRAM)：它利用电容器存储电荷的特性来存储数据，可以提高存储器芯片的存储容量，降低成本，减少功耗。但必须不断地刷新每个存储单元中存储的信息。计算机学院1 1存存储储单单元元的的读读写写原原理理 字线 为了缩小存储器的体积，提高集成度，动态 存储元由四管简化到三管单元，最后简化到单管单元。单管动 T C 态存储元电路如图所示，它由一个管子和一个电容C构 CD 成。 VDD 单管动态存储元 数据线位线

12、 计算机学院q写入：写入：字选择线为“1”，T管导通，写入信息由位线(数据线)存入电容C中； q读出：读出：字选择线为“1”，存储在电容C上的电荷，通过T输出到数据线上，通过读出放大器即可得到存储信息。q为了节省面积，这种单管存储元电路的电容C不可能做得很大，一般都比数据线上的分布电容CD小。因此，每次读出后，存储内容就被破坏。为此，必须采取恢复措施，以便再生原存的信息。q单管电路的元件数量少，集成度高，但因读“1”和“0时，数据线上的电平差别很小，需要有高鉴别能力的读出放大器配合工作，外围电路比较复杂。计算机学院2.2.动态存储器的刷新动态存储器的刷新（1 1）刷新）刷新 q动态存储元是依靠

13、栅极电容上有无电荷来表示信息的，但电容的绝缘电阻不是无穷大，因而电荷会泄漏掉。通常，MOS管栅极电容上的电荷只能保持几个毫秒。为了使已写入存储器的信息保持不变，一般每隔一定时间必须对存储体中的所有记忆单元的栅极电容补充电荷，这个过程就是刷新。计算机学院（2 2）动态存储器存储器如何刷新）动态存储器存储器如何刷新q无论是由刷新控制逻辑产生地址逐行循环地刷新，还是芯片内部自动地刷新，都不依赖于外部的访问，刷新对CPU是透明的。q刷新通常是一行行地进行的，每一行中各记忆单元同时被刷新，故刷新操作时仅需要行地址，不需要列地址。q刷新操作类似于读出操作，但又有所不同。因为刷新操作仅是给栅极电容补充电荷，

14、不需要信息输出。另外，刷新时不需要加片选信号，即整个存储器中的所有芯片同时被刷新。 计算机学院（3 3）刷新方式）刷新方式q常用的刷新方式由三种：集中式、分散式、异步式。q设存储器为10241024矩阵，读写周期tc200ns，刷新间隔为2ms，那么，在2ms内就有10,000个tc。集中刷新方式q下图(a)为集中刷新方式的时间分配图。在2ms内，前一段时间进行读或写或保持。保持状态即未选中状态，既不读也不写。后一段集中进行刷新。用于刷新的时间只需1024个tc，且集中在后段时间。前段8976个tc都用来读写保持。q这种方式的主要缺点是在集中刷新的这段时间内不能进行存取访问，称之为死时间 计算

15、机学院读/写/保持 刷新 tc tc 0 1 2 8975 0 1 1024 2ms (a) 读/写 刷新 读/写 刷新 读/写 刷新 tc tc ts (b) 2ms 读/写 刷新 读/写 刷新 1800ns 1800ns (c) 计算机学院分散刷新方式q分散刷新方式如图(b)所示。它是把系统周期ts分为两半，前半段用来进行读或写或保持，后半段作为刷新时间。这种方式下，每过1024个ts整个存储器就刷新一次。读写周期tc200ns，系统周期为400ns，那么，只需409.6s即可将整个存储器刷新一遍。显然，在2ms内可进行多次刷新。因刷新过于频繁，影响了系统的速度，但它不存在死时间。这种方式

16、不适合于高速存储器。计算机学院分布刷新方式q将以上两种方式结合起来，便形成异步刷新方式，如图 (c)所示。它是先用要刷新的行数对2ms进行分割，然后再将已分割的每段时间分为两部分，前段时间用于读或写或保持， 后一小段时间用于刷新。行数为1024时，可保证每隔2106/10241953ns刷新一行，取刷新信号周期为1800ns。这样既充分利用了2ms时间，又能保持系统的高速性。q动态随机存储存储器的阵列结构参见P110图4.9。计算机学院qDRAM和SRAM均为可任意读写的随机存储器，当掉电时，所存储的内容立即消失，所以是易失性存储器。而ROM半导体存储器，即使停电，所存储的内容也不会丢失。一、

17、掩模式只读存储器一、掩模式只读存储器( (ROM)ROM)q掩模式ROM由芯片制造商在制造时写入内容，以后只能读而不能再写入。q其基本存储原理是以元件的“有无”来表示该存储单元的信息(“1”或“0”)，可以用二极管或晶体管作为元件，其存储内容是不会改变的，如图所示。计算机学院计算机学院二、可编程序的只读存储器二、可编程序的只读存储器( (PROM)PROM)qPROM可由用户根据自己的需要来确定ROM中的内容，常见的熔丝式PROM是以熔丝的接通和断开来表示所存的信息为“1”或“0”, 如图所示。刚出厂的产品，其熔丝是全部接通的，使用前，用户根据需要断开某些单元的熔丝(写入)。断开后的熔丝是不能

18、再接通了，因此，它是一次性写入的存储器。掉电后不会影响其所存储的内容。计算机学院计算机学院三三 、 可可 擦擦 可可 编编 程程 序序 的的 只只 读读 存存 储储 器器 ( (E EP PR R O OM M) ) 为 了 能 多 次 修 改 R O M 中 的 内 容 ，产 生 了 E PR O M 。其 基 本 存 储 单 元 由 一 个 管 子 组 成 ，但 与 其他 电 路 相 比 管 子 内 多 增 加 了 一 个 浮 置 栅 ， 如 图 所 示 。 V c E PR O M 存 储 器 在 出 厂 时 浮 置 栅 中 无 电 子 ， 所 有 位 线 输 出 均 为 “ 1” 信

19、息 。 字 线 写 “ 0” 时 ， 在 D 、 S 间 加 25V 高 压 ， 外 加 编 程 脉 冲 (宽 50 m s)， 被 选 中 的 单 元 在 高 压 的 作 用 下 被 注 入 电 子 ， E PR O M 管 导 通 ， 位 线 输 出 “ 0” 信 息 ， 即 使 掉 电 ， 信 息 仍 保 存 。 D 位 当 E PR O M 中 的 内 容 需 要 改 写 时 ， 先 将 其 全 部 内 容 擦 除 ， 然 后 再 S 线 编 程 。 擦 除 是 靠 紫 外 线 使 浮 置 栅 上 电 荷 泄 漏 而 实 现 的 。 E PR O M 芯 片 封 装 上 方 有 一 个

20、 石 英 玻 璃 窗 口 ， 将 器 件 从 电 路 上 取 下 ， 用 紫 外 线 照 E P R O M 存 储 单 元 射 这 个 窗 口 ， 可 实 现 整 体 擦 除 ， E PR O M 的 编 程 次 数 不 受 限 制 。 G 计算机学院四、四、可电擦可编程序只读存储器可电擦可编程序只读存储器(E2PROM)qE2PROM的编程序原理与EPROM相同，但擦除原理完全不同，重复改写的次数有限制(因氧化层被磨损)，一般为10万次。其读写操作可按每个位或每个字节进行，类似于SRAM，但每字节的写入周期要几毫秒，比SRAM长得多。E2PROM每个存储单元采用两个晶体管。其栅极氧化层比E

21、PROM薄，因此具有电擦除功能。计算机学院五、五、快擦除读写存储器快擦除读写存储器(Flash Memory)qFlash Memory是在EPROM与E2PROM基础上发展起来的，它与EPROM一样，用单管来存储一位信息，它与E2PROM相同之处是用电来擦除。但是它只能擦除整个区或整个器件。q快擦除读写存储器兼有ROM和RAM两者的性能，又有ROM、DRAM一样的高密度。目前价格已略低于DRAM，芯片容量已接近于DRAM，是唯一具有大存储量、非易失性、低价格、可在线改写和高速度(读)等特性的存储器。它是近年来发展很快很有前途的存储器。 计算机学院一、主存储器的基本组织一、主存储器的基本组织q

22、由于每一个集成片的存储容量终究是有限的，所以需要一定数量的片子按一定方式进行连接后才能组成一个完整的存储器。1 1、位扩展、位扩展q位扩展指的是用多个存储器器件对字长进行扩充。q位扩展的连接方式是将多片存储器的地址、片选、读写控制端相应并联，数据端分别引出。q由mKn1的存储器芯片组成mKn2的存储器，需(n2n1)片mKn1的存储器芯片。计算机学院q例4.3 由16K4的存储器芯片组成16K8的存储器，画出该存储器的组成逻辑框图。q解：由16K4的存储器芯片组成16K8的存储器，需(842)片16K4的存储器芯片，存储器扩展图如下图所示。计算机学院A13 A0 地 址 线 CS CS 16K

23、4 16K4 WE WE D0 D3 D4 D7 数 据 线 计算机学院2、字扩展、字扩展 q字扩展指的是增加存储器中字的数量。静态存储器进行字扩展时，将各芯片的地址线、q数据线、读写控制线相应并联，而由片选信号来区分各芯片的地址范围。q由m1Kn的存储器芯片组成m2Kn的存储器，需(m2m1)片m1Kn的存储器芯片。计算机学院q例，由16K8的存储器芯片组成64K8的存储器，设计出该存储器的组成逻辑框图。 q解：由16K8的存储器芯片组成64K8的存储器，需(64164)片16K8的存储器芯片。下图所示是字扩展连接方式图，其中数据线D0D7与各片的数据端相连，地址总线低位地址A0A13与各芯

24、片的14位地址端相连，而两位高位地址A14、A15经过译码器和4个片选端相连。计算机学院计算机学院3、字位同时扩展、字位同时扩展q实际存储器往往需要字向和位向同时扩充， 由m1Kn1的存储器芯片组成m2Kn2的存储器，需(m2m1)(n2n1)片m1Kn1的存储器芯片。q q例，例，用16k8位的SRAM芯片构成64K16位的存储器，要求画出该存储器的组成逻辑框图。计算机学院q解：解：用16k8位的SRAM芯片构成64K16位的存储器，需(6416168)8)片16K8的存储器芯片。存储器容量为64K16位，其地址线为16位(A15A0)，数据线16位(D15D0)，SRAM芯片容量为16K8

25、位，其地址线为14位，数据线为8位，因此组成存储器时须字位同时扩展。字扩展采用2 ：4译码器，以16K为一个模块，共4个模块。位扩展采用两片串接。q存储器的组成逻辑框图如下图所示。计算机学院 D15D0 A13A0 16k8 16k8 2：4 A14 译 A15 码 16k8 16k8 器 MREQ 16k8 16k8 WE 16k8 16k8 计算机学院q例：例：某16位机的主存采用半导体存贮器，地址码为20位，若使用8K8位SRAM芯片组成该机所允许的最大主存空间，并选用模块板结构形式。问： 若每个模板为64K16位，共需几个模块板? 每个模块内共有多少片RAM芯片? 主存共需多少RAM芯

26、片？CPU如何选择模块板？计算机学院q解：解：q 由于主存地址码给定20位，所以最大空间为220=1M，主存的最大容量为1MW。现在每个模块板的存贮容量为64K16 ，所以主存共需1024K/64K=16块板。q 每个模块板的存贮容量为64K16，现用8K8位的SRAM 芯片。每块板采用位并联与地址串联相结合的方式：即用2片SRAM芯片拼成8K16位(共8组)，用地址码的低13位(A0A12)直接接到芯片地址输入端，然后用地址码的高3位(A15A13)通过 3：8 译码器输出分别接到8组芯片的片选端，共 82=16个SRAM 计算机学院q 根据前面所得，共需16个模板，每个模板上有16片芯片，

27、故主存共需1616=256片芯片(SRAM)。qCPU选择各模块板的方法是：A12A0为芯片内部地址，A15 A14 A13为模块板内部的芯片选择地址，A19A18A17A16通过4：16译码器输出选择各模块。计算机学院 WE D15D0 8K8 8K8 8K8 8K8 8K8 8K8 8K8 8K8 A12A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 使能端 E A B C 3：8 译 码 器 (74LS138) A13 A14 A15 A15A0 D15D0 64K16 的模块条 使能端 E 读/写控制端 WE 计算机学院 读/写控制端 WE D15D0 CPU 64K16 的模块

28、 64K16 的模块 64K16 的模块 64K16 的模块 A15A0 Y0 Y1 Y14 Y15 4：16 译码器 存储器控制端 MREQ A16 A17 A18 A B C D A19 计算机学院4、主存储器的设计示例、主存储器的设计示例q例例1：用8K8位的ROM芯片和8K4位的RAM芯片组成存储器，按字节编址，其中RAM的地址为0000H5FFFH，ROM地址的地址为C000HFFFFH，设计出此存储器组成结构图及与CPU的连接图。计算机学院q解解：qRAM的地址范围展开为： q000 0000000000000 010 1111111111111，A12A0从0000H1FFFH，

29、 容量为：8K ;q高位地址A15 A14A13从000010，q所以RAM的容量为：8K3=24K。qRAM用8K4的芯片组成，需8K4的芯片6片。计算机学院qROM的末地址首地址=FFFFHC000H=3FFFH，所以ROM的容量为：214=16K。ROM用8K8的芯片组成，需8K8的芯片2片。qROM的地址范围展开为：1100 0000 0000 00001111 1111 1111 1111 高为地址A15 A14A13从110111 。计算机学院 WE D7D0 CPU 8K4 8K4 8K4 8K8 ROM 8K8 ROM 8K4 8K4 8K4 A12A0 Y0 Y1 Y2 Y3

30、 Y4 Y5 Y6 Y7 MREQ A B C 3：8 译 码 器 (74LS138) A15A13 计算机学院q例例2：已知配有一个地址空间为0000H3FFFH的ROM区域(由一片芯片组成)，现在再用RAM芯片8K8形成16K8的RAM区域，起始地址为8000H，RAM芯片有CS和WE信号控制端，CPU的地址总线为A15A0，数据总线D7D0，控制信号为MREQ和WE，要求：q(1)设计地址译码方案 q(2)将RAM和ROM用CPU连接计算机学院q解：解：已有的ROM区域是16K8，RAM区域需2片8K8的芯片，起始地址为8000H。地址分析如下： 0 0 0 0 0 0 0 0 0 0

31、0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 R O M 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 R A M 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 R A M 2 计算机学院q方案一：q以内部地址少的为主，地址译码方案： 用A15A14 A13作译码器输入，则 Y0 和Y1选ROM， Y4选RAM1， Y5选RAM2。 扩展图与连接图如图所示。计算机学院 D7 D0 R/W

32、 D7 D0 D7 D0 D7 D0 RO M RAM 1 RAM 2 CPU 16K 8 8K 8 8K 8 A0 A12 A0 A12 A0 A12 A0 A12 CS1 CS2 CS3 M REQ Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 3:8 译 码 器 A13 A B C A14 A15 计算机学院q方案二：以内部地址多的为主，地址译码方案：用A15A14作译码器输入，则Y0 选ROM；Y2选RAM1和RAM2；当A13=0时选RAM1，当A13=1时选RAM2。扩展图与连接图如图示。计算机学院 D7D0 R/W D7D0 D7D0 D7D0 ROM RAM1 RAM2 CP

33、U 16K8 8K8 8K8 A0A12 A0A12 A0A12 A0A12 CS1 CS2 CS3 A13 Y0 Y1 Y2 Y3 MREQ 2:4 译码器 A14 A B A15 计算机学院q例例3：用16K8的芯片设计一个64K16的存储器。当B=0时访问16位数；当B=1时访问8位数。【相关知识】存储器的设计，即能按8位访问，又能按16位访问 由于要求存储器能按字节访问，即：64K16=128K8=2178，所以地址线需17根，数据线为16根。 先设计一个模块将16K8扩展成16K16，内部地址为A14A1，如图所示。计算机学院 设设计计方方案案真真值值表表 B A0 C D 说 明

34、A14A1 0 0 1 1 访问16位数 16K8 16K8 0 1 0 0 不访问 CS1 CS2 1 0 1 0 访问偶存储体 偶存储体 奇存储体 1 1 0 1 访问奇存储体 单个模块的扩展图 由此真值表可得： C A0 D AB0 计算机学院64K16 的存储器的存储器需要四个模块，因此需用 2：4 译码器，译码器 的输出一般是低电平有效，设经反相后的输出分别为 Y、Y2、Y1、Y0则： CS1、CS2、CS3、CS4、CS5、CS6、CS7、CS8的表达式分别为 ： CS1YC0 CS3 YC1 CS5 YC2 CS7 YC3 CS2YD0 CS4 YD1 CS6 YD2 CS8 Y

35、D3 计算机学院 D15D0 16 A0 8 8 A14A1 16K8 16K8 C CS1 B D 00 Y0 CS2 8 8 16K8 16K8 CS3 16 A156 2:4 01 Y1 译 CS4 8 8 码 16K8 16K8 A16 器 CS5 CPU 10 Y2 CS6 8 8 16K8 16K8 MREQ 11 Y CS7 CS8 R/W =1 计算机学院q例例4：用16K8的芯片设计一个64K32的存储器。当B1B0=00时访问32位数；当B1B0=01时访问16位数；当B1B0=10时访问8位数； 存储器的设计，即能按8位访问，又能按16位访问，还能按32位访问。q由 于

36、要 求 存 储 器 能 按 字 节 访 问 ， 即 ：64K32=256K8=2188，所以地址线需18根，数据线为32根。计算机学院 A1 5 A2 1 6 K 8 1 6 K 8 1 6 K 8 1 6 K 8 存 储 体1 存 储 体2 存 储 体3 存 储 体4 CS1 CS2 CS3 CS4 单 个 模 块 的 扩 展 图 设存储体1选中时C=1；存储体2选中时D=1；存储体3选中时E=1；存储体4选中时F=1。设计方案见表。 计算机学院 B1B0 A1 A0 C D E F 说 明 0 0 0 0 1 1 1 1 访 问 32 位 数 0 0 0 1 0 0 0 0 不 访 问 0

37、 0 1 0 0 0 0 0 不 访 问 0 0 1 1 0 0 0 0 不 访 问 0 1 0 0 1 1 0 0 访 问 16 位 数 0 1 0 1 0 0 0 0 不 访 问 0 1 1 0 0 0 1 1 访 问 16 位 数 0 1 1 1 0 0 0 0 不 访 问 1 0 0 0 1 0 0 0 访 问 存 储 体 1 1 0 0 1 0 1 0 0 访 问 存 储 体 2 1 0 1 0 0 0 1 0 访 问 存 储 体 3 1 0 1 1 0 0 0 1 访 问 存 储 体 4 计算机学院 由此真值表可得 C 、D、E、F 的逻辑表达式，由于表达式 较复杂，在此就不给出了

38、。 64K32 的存储器需要四个模块， 因此需用 2：4 译码器，译码器的输出一般是低电平有效， 设经反相后的输出分别为 Y、Y2、Y1、Y0则 CS1、CS2、CS3、CS4、CS5、CS6、CS7、CS8 、CS9、CS10、 CS11、CS12、CS13、CS14、CS15、CS16的表达式分别为： CS1YC0 CS5YC1 CS9YC2 CS13YC3 CS2YD0 CS6YD1 CS10YD2 CS14YD3 CS3YE0 CS7YE1 CS11YE2 CS15YE3 CS4YF0 CS8YF1 CS12YF2 CS16YF3 计算机学院 D31D0 32 A0 8 8 8 8 A

39、15A2 10 16K8 16K8 16K8 16K8 CS1 CS2 CS3 CS4 CPU B1 B0 A1 A0 8 8 8 8 00 Y0 16K8 16K8 16K8 16K8 CS5 CS6 CS7 CS8 A16 01 逻 2：4 Y1 译 辑 8 8 8 8 码 16K8 16K8 16K8 16K8 A17 器 10 Y2 电 CS9 CS10 CS11 CS12 11 Y 路 M REQ 8 8 8 8 16K8 16K8 16K8 16K8 CS13 CS14 CS15 CS16 R/W 计算机学院二、存储器的工作周期二、存储器的工作周期q在与中央处理器连接时，CPU的时

40、序与存储器的读、写周期之间的配合问题是非常重要的。对于已知的RAM存储片，读写周期是已知的。下图示出RAM芯片的读周期与写周期的时序波形图。计算机学院 tR C tA 地 址 W E DO U T (a ) 读 周 期 地 址 W E tD W DIN (b ) 写 周 期 tC O C S tW C S TA W tW R tW C 计算机学院1 1、读周期、读周期q从给出有效地址后，到读出所选中单元的内容外部数据总线上稳定地出现所需的时间tA称为读出时间。 q读周期与读出时间是两个不同的概念，读周期时间tRC表示存储片进行两次连续读操 作时所必须间隔的时间，它总是大于或等于读出时间。q片选

41、信号CS必须保持到数据稳定输出，tCO为片选的保持时间。q在读周期中为WE高电平。计算机学院2、写周期、写周期q要实现写操作，必须要求片选CS和写命令WE信号都为低。q要使数据总线上的信息能够可靠地写入存储器，要求CS信号与WE信号相“与”的宽度至少应为tW。q为了保证在地址变化期间不会发生错误写入而破坏存储器的内容，信号在地址变化期间必须为高。q为了保证有效数据的可靠写入，地址有效的时间至少应为tWC tAWtWtWR。q为了保证CS和 WE变为无效前能把数据可靠地写入，要求写入的数据必须在tDW以前，保证在数据总线上已经稳定。计算机学院q例，下图是某SRAM的写入时序图，其中是读写命令控制

42、线，当线为低电平时，存储器按当时地址2450H把数据线上的数据写入存储器。 请指出图(a)写入时序中的错误，并画出正确的写入时序图。计算机学院地 址 2159 2450 2200 数 据 W E 图 (a) 写 入 时 序 解：在线为低电平时，地址、数据都不能再变化，正确的写入时序图如图 (b)。计算机学院地址 2159 2450 2200 数据 WE 图 (b) 正确的写入时序 计算机学院一、提高存储器工作速度的技术一、提高存储器工作速度的技术q多体交叉存储器是指存储体内有多个容量相同的存储模块，而且各存储模块都有各自独立的地址寄存器、译码器和数据寄存器。各模块可独立进行工作。q交叉存取是指

43、各个模块的存储单元交叉编址且存取时间均匀分布在一个存取时间周期内。q多个模块采用交叉编址，连续的地址被安排在不同的模块中。计算机学院二、二、多体交叉存储器结构多体交叉存储器结构 A B M A R0 M A R1 M A R2 M A R3 0 1 2 3 4 5 6 7 时 M 0 M 1 M 2 M 3 序 控 K+0 K+1 K+2 K+3 制 M D R0 M D R1 M D R2 M D R3 D B 计算机学院三、三、 q大容量的主存储器可由多个存储体组成，每个存储体有自己独立的读写线路、地址寄存器和数据寄存器，称为“存储模块”。q若在M个模块上交叉编址 称为模M交叉编址。（参见

44、P125图4.22)q若存储器有M个模块，每个模块容量为L，各模块低位交叉编址，连续分布，第i个模块的地址编号为：q其中：j=0,1,2,L-1; i=0,1,2,M-1)2(mm ijM计算机学院q地址的模四交叉编址如下：模体地址编址序列对应二进制地址最低二位M0M1M2M30,4,8,12,4J+0,1,5,9,13,4J+1,2,6,10,14,4J+2,3,7,11,15,4J+3,00011011q一般模块数M取2的m次幂，有的机器采用质数个模块。银河机的M为31。计算机学院q一般交叉存储器为了实现流水线方式存储，每通过(为总线传送周期)时间延迟后启动下一模块，应满足Tm， 交叉存储

45、器要求其模块数m，以保证启动某模块后经过m时间后再次启动该模块时，它的上次存取操作已经完成。这样连续读取这样连续读取m m个字所需要时间为：个字所需要时间为：t tT T(m (m 1) 1) 。计算机学院q例例1 1：设存储器容量为32字，字长64位，模块数m4，分别画出顺序方式和交叉方式组织的存储器结构和编址示意图。q解：解：(1) (1) 顺序方式顺序方式 内存地址格式 4 3 2 1 0 模块 字q存储器结构和编址示意图如下图(a)所示。计算机学院4 3 2 1 0 模 块 字 译 码 器 M0 M1 M2 M3 0 8 16 24 1 9 17 25 译 2 10 18 26 3 1

46、1 19 27 码 4 12 20 28 5 13 21 29 器 6 14 22 30 7 15 23 31 数据总线(64 位) (a) 顺序存储器 计算机学院q( (2) 2) 交叉方式交叉方式 内存地址格式 4 3 2 1 0 字 模块q存储器结构和编址示意图如下图(b)所示。计算机学院4 3 2 1 0 字 模 块 译 码 器 M0 M1 M2 M3 0 1 2 3 译 4 5 6 7 8 9 10 11 码 12 13 14 15 16 17 18 19 器 20 21 22 23 24 25 26 27 28 29 30 31 数 据 总 线 (64 位 ) (b) 交 叉 存

47、储 器 计算机学院q例例2：设存储器容量为4M字，字长32位，模块数m = 4，分别用顺序方式和交叉方式进行组织，存储周期T = 200ns，数据总线宽度32位，总线传送周期= 50ns。问顺序存储器和交叉存储器的平均存取时间、带宽各是多少？q【相关知识】 顺序方式和交叉方式存储器的效率计算机学院【解答】q顺序存储器和交叉存储器连续读出m=4个字的信息总量都是： q = 32位 4 =128位q 顺序存储器和交叉存储器连续读出4个字所需的时间分别是： T1 = mT = 4 200ns =800ns = 8 10 7 (S) T2 = T (m1) t =200ns 350ns = 350ns = 3.5 107 (S) 计算机学院q顺序存储器和交叉存储器的平