第3章组合逻辑电路

1、http:/ 述述n3.23.2组合逻辑电路的分析组合逻辑电路的分析n3.3 3.3 组合逻辑电路的设计组合逻辑电路的设计n3.4 3.4 加加 法法 器器n3.5 3.5 数值比较器数值比较器n3.6 3.6 编编 码码 器器n3.7 3.7 译译 码码 器器n3.8 3.8 数据选择器数据选择器 n3.9 3.9 数据分配器数据分配器n3.10 3.10 奇偶检测电路奇偶检测电路n3.11 3.11 用中规模集成电路设计一般组合电路用中规模集成电路设计一般组合电路n3.12 3.12 组合电路中的竞争冒险组合电路中的竞争冒险http:/ 根据逻辑命题的需要，设计组合电路。(3) 掌握常用组

2、合单元电路(一些中规模器件)的逻辑功能，选择和应用到工程实际中。http:/ 3.2.2 组合逻辑电路的分析举例组合逻辑电路的分析举例【例例.1】已知逻辑电路如图3.2.1所示，分析该电路的功能。 11&A B Z Z1 Z2 Z3 Z4 G1 G2 G3 G4 G5 http:/ 3.3.1 组合逻辑电路的设计步骤组合逻辑电路的设计步骤(1)对实际问题进行逻辑抽象，并定义输入变量和输出变量。在实际问题中，凡是引起事件发生的条件和原因的物理量应定义为输入变量，凡是表示事件发生结果的物理量应定义为输出变量。(2)根据所要实现的逻辑功能列真值表。将输入变量可能出现的所有取值

3、情况和与之对应的输出变量的值一一列出。(3)根据真值表求逻辑表达式并化简。根据选用的门电路类型将逻辑表达式变换成所要的形式，比如，若采用与非门实现，则应将逻辑表达式变换为与非与非表达式。(4)根据逻辑表达式画逻辑图。http:/ 组合逻辑电路的设计举例组合逻辑电路的设计举例【例例3.3.1】已知有3个逻辑变量A，B，C，利用与非门设计一个逻辑电路，判断3个变量中是否有多数个取值为1。解解 定义输入变量和输出变量。A，B，C ,3个变量应为输入变量，设输出变量为Y。当Y=1时，表明A,B,C多数取值为1，否则Y=0。根据题意列真值表，见表3.3.1。 根据真值表写出逻辑表达式，化简，并将其变换为

4、“与非与非”表达式。 (3.3.1) 根据逻辑表达式画逻辑图，如图3.3.1所示。 BCACABBCACABABCCBABCAYhttp:/ ABCY00000010010001111000101111011111表3.3.1 例3.3.1的真值表 Y A B C 1 & & & 图3.3.1 例3.3.1逻辑图http:/ 半加器和全加器半加器和全加器1. 半加器半加器只考虑两个1位二进制数A和B相加，不考虑低位来的进位数的相加称为半加，实现半加的电路称为半加器。半加器的真值表见表3.4.1。输 入输 出 ABS C0000011010101101表3.4.1半加器的

5、真值表http:/ B半加器的逻辑表达式为半加器的逻辑表达式为 半加器的逻辑符号如图3.4.1(b)所示 A S B C HA (b)逻辑符号 A B S C (a)逻辑电路 = 1 & http:/ 全加器全加器除了两个1位二进制数相加以外，还与低位向本位的进位数相加，称之为全加，所构成的电路称为全加器。全加器的真值表见表3.4.2。全加器的逻辑符号如图3.4.2所示。 表3.4.2全加器的真值表表输 入输 出AnBnCn1SnCn0000000110010100110110010101011100111111http:/ C1 A S B C FA 全加器逻辑符号全加器的逻辑图 A

6、n Bn C1 S C HA C S HA C S (a)逻辑图 (b)逻辑图 Cn1 An Bn Sn Cn 1 1 = 1 = 1 & & http:/ 3.4.2 多位加法器多位加法器1. 1. 串行进位加法器串行进位加法器 若有多位数相加，则可采用并行相加串行进位的方式来完成。如，若有多位数相加，则可采用并行相加串行进位的方式来完成。如，有两个有两个4 4位二进制数和相加，可以采用两片内含两个全加器或一片内位二进制数和相加，可以采用两片内含两个全加器或一片内含含4 4个全加器的集成电路组成，其原理图如图个全加器的集成电路组成，其原理图如图.4所示。所示。

7、 S0 A0 B0 A1 B1 A2 B2 A3 B3 S1 S2 S3 C1 C3 C2 C1 C0 FA0 FA1 FA2 FA3 2. 超前进位加法器超前进位加法器 A0 A1 B1 A2 A3 C3 S3 S2 S1 S0 B0 C-1 B2 B3 11111111=1=1=1=1&11 为了克服串行加为了克服串行加法器运算速度慢的缺法器运算速度慢的缺点，人们又设计了一点，人们又设计了一种多位数超前进位加种多位数超前进位加法逻辑电路。法逻辑电路。 http:/ 数值比较器数值比较器 在数字系统中，特别是在计算机中都具有运算功能。一种简在数字系统中，特别是在计算机中都具有运算功能

8、。一种简单的运算就是比较两个数单的运算就是比较两个数A A和和B B的大小。数值比较器就是比较的大小。数值比较器就是比较2 2个二进个二进制数制数A A和和B B的数值关系，以判断其大小的逻辑电路。的数值关系，以判断其大小的逻辑电路。3.5.1 13.5.1 1位数值比较器位数值比较器 1 1位数值比较器方框图如图位数值比较器方框图如图3.5.2(a)3.5.2(a)所示，输入变量所示，输入变量A A，B B为两为两个个1 1位二进制数，输出变量位二进制数，输出变量Y Y(AB)(AB)，Y Y(A=B)(A=B)，Y Y(AB)(AB) Y(A=B) Y(AB) Y(A=B) Y(AB)Y(

9、A=B)Y(AB) Y(A=B) Y(AB) I(A=B) I(AB) A0 A1 A2 A3 B0 B1 B2 B3 图3.5.3 74LS85方框图http:/ 3.6.1 二进制编码器二进制编码器二进制编码器是用n位二进制数把某种信号编成2n个二进制代码的逻辑电路。现以如图3.6.1所示的8线3线编码器为例说明其工作原理。http:/ &Y2 Y1 Y0 1_I2_I3_I4_I5_I6_I7_I0_I 该编码器用该编码器用3位二进制数分别代表位二进制数分别代表8个信号，个信号，3位输出为位输出为Y 2、Y 1、Y 0；8个输入信号分别为个输入信号分别为 70II 图3.6.13

10、位二进制编码器http:/ 3.6.3 3.6.3 二二十进制编码器十进制编码器二十进制编码器是将十进制的10个数码0、1、2、3、4、5、6、7、8、9(或其他十个信息)编成二进制代码的逻辑电路。这种二进制代码又称为二十进制代码，简称BCD码。二十进制编码器应当是10线4线编码器，即有10个输入端，4个输出端，该编码器的真值表见表3.6.3。据此设计该编码器的逻辑图如图3.6.3(a)所示，此电路为输入高电平有效。表3.6.38421BCD编码器真值表输入输出8421BCD码十进制数ABCD00000100012001030011401005010160110701118100091001h

11、ttp:/ 3.7.1 二二 进制译码器进制译码器如图3.7.1所示为二进制译码器的方框图，它有n个输入变量(即有n位二进制代码输入)，有2n个输出变量，n位代码的每一种取值对应于一个输出变量。 n 个 输入端 2n个 输出端 二进制译码器 图3.7.1二进制译码器方框图http:/ 3位二进制译码器有3个输入端A2、A1、A0、8个(23)输出端Y 0、Y 1、Y 2、Y 3、Y4、Y5、Y6、Y7，因而称为3线8线译码器。其真值表见表3.7.1。因此Y 0Y 7的表达式为0120AAAY 0121AAAY 0122AAAY 0123AAAY 0126AAAY 0124AAAY 0125AA

12、AY 0127AAAY 输入输出 A2 A1 A0 Y0 Y1Y2Y3Y4Y5Y6Y70001000000000101000000010001000000110001000010000001000101000001001100000001011100000001表3.7.13线8线译码器真值表http:/ _ Y2 _ Y1 _ Y3 _ Y4 _ Y6 _ Y5 _ Y7 _ Y8 _ Y9 _ A0 A1 A2 A3 03210132102320133210431025312063021732108210392130YA A A AYA A A AYA A A AYA A A AYA A

13、A AYA A A AYA A A AYA A A AYA A A AYA A A A图3.7.4 二十进制译码器74LS42http:/ 1. 半导体半导体7段显示器段显示器 7段显示器如图3.7.5(a)所示，它有ag 7个光段，从0到9十个数码将由其中不同的光段组合而成。半导体7段显示器的每个光段都相当于一个发光二极管，如图3.7.5(b)所示。发光二极管与普通二极管一样，具有单向导电性，当外加反向电压时，处于截止状态；当外加正向电压且足够大时，才处于导通状态，而只有当正向电流足够大时才能 发光。 (a) 七段显示器 (b) 发光二极管 (c) 高电平驱动 (d) 低电平驱动 &

14、 R & R +VCC +VCC 图3.7.5 7段显示器及其驱动电路http:/ 发光二极管的驱动电路如图发光二极管的驱动电路如图3.7.5(c)3.7.5(c)所示，其中门电路均为集电极开所示，其中门电路均为集电极开路门路门(OC(OC门门) )。在图。在图3.7.5(c)3.7.5(c)中，当门处于导通状态中，当门处于导通状态( (即输出为低电平即输出为低电平) )时，时，发光二极管因正向电压太低而不可能发光；当门处于截止状态发光二极管因正向电压太低而不可能发光；当门处于截止状态( (即输出为高即输出为高电平电平) )时，只要电阻时，只要电阻R R取值得当，就会有足够大的正向电流

15、流过发光二极管取值得当，就会有足够大的正向电流流过发光二极管，因而发光，可见该电路为高电平驱动电路。在图，因而发光，可见该电路为高电平驱动电路。在图3.7.5(d)3.7.5(d)中，当门处于中，当门处于导通状态导通状态( (即输出为低电平即输出为低电平) )时，只要电阻时，只要电阻R R取值得当，发光二极管就会发光取值得当，发光二极管就会发光；当门处于截止状态；当门处于截止状态( (即输出为高电平即输出为高电平) )时，发光二极管因正向电压过小不时，发光二极管因正向电压过小不足以使其导通，因而不发光，可见该电路为低电平驱动电路。由以上分析足以使其导通，因而不发光，可见该电路为低电平驱动电路。

16、由以上分析可知，为使发光二极管发光，可知，为使发光二极管发光， 图图3.7.5(c)3.7.5(c)和图和图3.7.5(d)3.7.5(d)中两个门电路中两个门电路输出的有效电平不同。应当注意，对于确定的输出的有效电平不同。应当注意，对于确定的7 7段显示器只能用一种有效电段显示器只能用一种有效电平驱动其光段发光。平驱动其光段发光。) )2.4线线/7段译码器及其显示驱动电路段译码器及其显示驱动电路7 7段显示器译码器的输入为段显示器译码器的输入为8421BCD8421BCD码码A A3 3A A2 2A A1 1A A0 0，输出为，输出为Y Ya a、Y Yb b、Y Yc c、Y Yd

17、d、Y Ye e、Y Yf f、Y Yg g，7 7个信号分别驱动个信号分别驱动7 7段显示器的段显示器的7 7个光段，因而也称为个光段，因而也称为4 4线线/7/7段译码器。段译码器。型号为型号为74LS24774LS247的的4 4线线/7/7段译码器的方框图如图段译码器的方框图如图.6所示。它的输出所示。它的输出变量低电平有效且为集电极开路输出，真值表见表变量低电平有效且为集电极开路输出，真值表见表.3。http:/ 如图如图.7所示为所示为4 4线线/7/7段译码器段译码器74LS24774LS247驱动驱动7 7段显示器的电路，段显示器

18、的电路，74LS24774LS247的每一个输出端都分别通过一个的每一个输出端都分别通过一个390390电阻接到电阻接到7 7段显示器段显示器的一个光段上，电阻起限流作用。当输出变量为的一个光段上，电阻起限流作用。当输出变量为1 1时，由于正向电时，由于正向电流太小而不足以使光段发光；只有当输出变量为流太小而不足以使光段发光；只有当输出变量为0 0时，才有足够大时，才有足够大的驱动电流使光段发光。由于的驱动电流使光段发光。由于7 7段显示器的段显示器的7 7个光段的阳极接在一起，个光段的阳极接在一起，因而称其为共阳极因而称其为共阳极7 7段显示器。另外还有一种半导体段显示器。另外还有一种半导体

19、7 7段显示器，它段显示器，它的的7 7个光段的阴极接在一起，称为共阴极显示器。个光段的阴极接在一起，称为共阴极显示器。LT _ IBR _ IB/YBR _ _ A3 A2 A1 Yg A0 A3 A2 A1 A0 LT IBR IB/YBR Yc Yb Ya Yf Ye Yd Yb _ Ya _ Yc _ Yd _ Ye _ Yg _ Yf _ 4 线 / 7 段 译 码 器 IB/YBR _ _ IB/YBR LT _ IBR _ A3 A2 A1 A0 A3 A2 A1 A0 LT IBR Yg Yc Yb Ya Yf Ye Yd +VCC c e g f d a b 图3.7.6 7

20、4LS247方框图 图3.7.7 74LS247及其显示电路 http:/ 数据选择器由地址译码器和多路数字开关组成，它的方框图如图3.8.1所示。它有n个选择输入端(也称为地址输入端)，2n个数据输入端，一个数据输出端。数据输入端与选择输入端输入的地址码有一一对应关系，当地址码确定时，输出端就输出与该地址码有对应关系的数据输入端的数据，即将与该地址码有对应关系的数据输入端和输出端相接。 2n选 1 数据 选择器 2n个数据输入端 n 个 地址 输入端 输出端 Y 图3.8.1 数据选择器方框图http:/ 3.8.1 4选选1数据选择器数据选择器 如图3.8.2所示为4选1数据选择器的示意图

21、，它的功能是根据地址码A1A0从4个数据输入D0、D1、D2、D3中选择一个送到输出端Y。地址译码器的输入A1A0有4种不同的取值00、01、10、11，它的输出C0、C1、C2、C3分别控制S0、S1、S2、S3 4个开关，当A1A0=00时，开关S0倒向Y，使Y=D0；当A1A0=01时，开关S1倒向Y，使Y=D1；当A1A0=10时，开关S2倒向Y，使Y=D2；当A1A0=11时，开关S3倒向Y，使Y=D3。其功能表见表3.8.1。它的逻辑表达式为：100100100100YA A DA A DA A DA A D地 址 译 码 器 A1 A0 C3 C2 C1 C0 S0 S1 S2

22、S3 D0 D2 D1 D3 Y 图3.8.2 4选1数据选择器示意图http:/ A1 A0 Y00D001D110D211D3 根据式3.8.1可以画出逻辑图如图3.8.3(a)所示，其方框图如图3.8.3(b)所示。由于数据选择器是在多个数据输入中选择一个作为输出，因此也称为多路选择器或多路开关。 A1 A0 D0 D3 D1 D2 Y & & & & 1 1 1 Y D0 D1 D2 D3 4 选 1 数据选择器 A1 A0 (b) 方框图 (a) 逻辑图 图3.8.3 4选1数据选择器逻辑图及方框图http:/ 3.8.2 集成数据选择器集成数据选择器

23、 1. 双4选1数据选择器 双4选1数据选择器是将2个四选一数据选择器做在一个硅片上，其地址输入端公用，各自有4个数据输入端和一个输出端。74LS153是典型的双4选1数据选择器，其逻辑图如图3.8.4(a)所示，它包含2个完全相同的四选一数据选择器，通过给定不同的地址代码(即的状态)，即可从4个输入数据中选出所要的1个，并送至输出端Y。图中的和是附加控制端，用于控制电路工作状态和扩展功能。图3.8.4(b)为74LS153的方 框图。110101011101210131210201021102210232()()YA A DA A DA A DA A DSYA A DA A DA A DA

24、A DShttp:/ _ D10 A1 A0 D11 D12 D13 D20 D21 D22 D23 S2 _ Y1 Y2 S1 _ D10 S1 S2 D11 D12 D13 A0 A1 S2 _ D20 D21 D22 D23 Y1 Y2 (a) 逻辑图 (b) 方框图 图3.8.4 74LS153的逻辑图及方框图 A1A0 Y1Y200D10D2001D11D2110D12D2211D13D23表3.8.2双4选1数据选择器功能表http:/ 2. 8选选1数据选择器数据选择器 74LS151是8选1数据选择器，其功能表见表3.8.3，其方框图如图3.8.5所示，为选通端，低电平有效，Y

25、与是一对互补的输出。Y的逻辑表达式为： _2102120200112103(YA A A DA A A DA A A DA A A D_1010242052162107)A A A DA A A DA A A DA A A D SA2A1A0Y000D0001D1010D2011D3100D4101D5110D6111D7S _ D1 S Y D0 D3 D2 D6 D4 D5 D7 Y A0 A2 A1 Y _ 74LS151 图3.8.5 8选1数据选择器方框图表3.8.38选1数据选择器功能表http:/ 数据分配器的功能是将一个输入数据分时传送到多个输出端输出，也就是一路输入，多路输出

26、。 图3.9.1(a)是一个1路4路输出数据分配器的逻辑图。图中，D是数据输入端，A1和A0是控制端，Y 3Y 0是4个输出端。图3.9.1(b)是其方框图，图中DX是总限定符。 A0 A1 D Y0 Y1 Y2 Y3 DX D A1 A0 Y3 Y2 Y1 Y0 &1111(b)方框图 (a)逻辑图 图3.9.1 1路4路输出数据分配器的逻辑图及方框图http:/ A D110YA A D210YA A D310DYA A由逻辑图可写出逻辑式：表3.9.1 1路4路分配器的功能表控 制输 出A1A0Y3Y2Y1Y000000D0100D0100D0011D000http:/ 奇偶检测

27、原理奇偶检测原理 在数字系统中，代码在传送，存储过程中，由于线路本身的缺陷、传输线上的噪声、干扰或其他偶然因素的影响，会使代码出现差错，将1变成0或0变成1。 为了检查代码是否出错，通常采用一种方法叫做奇偶校验法，它是奇校验和偶校验的通称。该方法是在由多位二进制代码组成的信息位之外，再增加一位附加位0或1，构成编码系统。该附加位称为奇(或偶)校验位。如果信息位和校验位中1的总个数为奇数，称为奇校验；反之，称为偶校验。如图3.10.1所示是一个典型的奇偶校验码传输和检测系统。 传输线 发 送 端 接 收 端 奇偶数码 发生器 奇偶数码 校验器 F P 图3.10.1 二进制数码传输和检测系统ht

28、tp:/ 二进制数码传输和检测系统奇校验码偶校验码信息位校验位信息位校验位00010000001000110100010101110110100010011011101011011100111011110000000100110010表3.10.1 奇偶校验码http:/ 随着电子工业的发展，集成电路的集成度越来越高，性能可靠，成本低廉。因此，在构成数字系统时，设计者更多地使用中规模集成电路(MSI)或大规模集成电路(LSI)，以保证系统具有体积小、可靠性高等优点。用MSI进行组合电路设计时，其设计方法与3.3.1所介绍的大致相同，其最简的标准是所用集成模块的数目最少，品种最少，集成模块之间的

29、连线最少。本节通过具体的实例分别讲述利用译码器、数据选择器和全加器设计一般组合电路的方法。3.11.1 利用译码器设计一般组合电路3.11.2 利用数据选择器设计一般组合电路3.11.3 利用4位全加器设计一般组合电路http:/ 前面分析组合逻辑电路时，都是考虑电路在稳态时的工作状况，并未考虑门电路的延迟时间对电路产生的影响。实际上，从信号输入到稳定输出需要一定的时间。由于从输入到输出存在不同的通路，而这些通路上门的级数不同，或者门电路平均延迟时间有差异，从而使信号经不同通路传输到输出级所需的时间不同，可能会使电路输出干扰脉冲 (电压毛刺)，造成系统中某些环节误动作。通常把这种现象称为竞争冒

30、险。 3.12.1 3.12.1 竞争冒险的产生原因竞争冒险的产生原因 在如图3.12.1(a)所示电路中，与门G2的输入是A和两个互补信号。由于G1的延迟，的下降沿要滞后于A的上升沿，因此在很短的时间间隔内，G2的两个输入端都会出现高电平，使它的输出出现一个高电平窄脉冲。按逻辑设计要求，它是不应出现的干扰脉冲，如图3.12.1(b)所示。与门G2的2个输入信号分别由G1和A端两个路径在不同时刻到达的现象，即称为竞争，由此产生输出干扰脉冲的现象即称为冒险。http:/ A A _ (a) (b) &1A G1 G2 L=A_A 1 图3.12.1 产生正跳变脉冲的竞争冒险 下面进一步分

31、析组合逻辑电路产生竞争冒险的原因。如图3.12.2(a)所示2选1数据选择器的逻辑表达式为_01YADADhttp:/ (a)数据选择器 (b)竞争冒险波形 Y G4 G2 G3 G1 1&1D1 D0 A D1 D0 “1” “1” A A _ AD1 AD0 Y 图3.12.2 产生负跳变脉冲的竞争冒险 A为地址变量，D0、D1为数据输入端。当D0=D1=1时，A由逻辑高电平变为逻辑低电平，Y应保持不变。但是，由于门电路具有传输延迟时间，所以当A由高电平变为低电平时，与门G2的输出(AD1)需经过一定时间才会从高电平变为低电平； http:/ )需经过一定时间才会从低电平变为高电平

32、，并传输到与门G3，G3的输出( )又需要经过一定时间才会从低电平变为高电平。也就是说，对于或门G4的两个输入信号，当来自G2的信号已从高电平变为低电平时，而来G3的信号还未从低电平变为高电平，因此，在这段时间里或门G4的两个输入信号均为低电平，使得输出Y出现一个低电平窄脉冲，如图3.12.2(b)所示，出现了竞争冒险现象。0DAA 3.12.2 竞争冒险的判断与识别 1. 代数法判断在输入变量每次只有一个改变状态的简单情况下，可以通过逻辑函数式判断组合逻辑电路中是否有竞争冒险存在。假若输出端门电路的两个输入信号A和 是经过不同的传输通路而来的，那么当变量A的状态发生突变时，输出端必然存在竞争冒险。因此，只要输出函数在一定条件下能简化成_A_YAA_YA A或 就可判定存在竞争冒险。http:/ (b) (a) A B C Y1 &11Y22 11&1A B C 图3.12.3 例3.12.1的电路解：解：在图3.12.3 (a)电路中，当B=C=1时，输出逻辑函数式为1YABACAA所以图3.12.3(a)电路中存在竞争冒险。在图3.