数字电路与逻辑设计习题

1、5-1 时序电路和组合电路的根本区别是什么？同步时序电路与异步时序电路有何不同？解：组合电路仅由若干逻辑门组成，没有电路，因而无记忆功能，电路任何时刻的输出仅仅取决于该时刻的输入信号，而与这一时刻输入信号作用前电路原来的状态没有任何关系；时序电路由组合电路和电路共同组成，其中存储电路必不可少，因而具有记忆功能，电路任何时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的工作状态，即与以前的输入信号及输出也有关系。同步时序电路中，电路状态改变时，电路中要更新状态的触发器是同步翻转的，即同步电路中所有触发器由统一时钟脉冲信号；异步时序电路中，电路状态改变时，电路中要更新状态的触发器，有的先翻

2、转，有的后翻转，是异步进行的，即异步电路中所有触发器不由统一时钟脉冲信号。5-2 分析题图 5-1 所示同步计数器电路。题图5-1解：由题图 5-1 可见，该时序逻辑电路采用 3 级 JK 触发器，下降沿触发，为同步时序逻辑电路。驱动方程为ì J=Qn，K = 1202ïí J = K = Qn110ïJ= Qn，K = 1ïî020其状态转移方程为ì Qn+1 = J Qnn0K22 2ïQ= J Qn+1nQn Å Qní11 110ï= JQn+1QQn Qnï

3、8;00 020= 000 ，代入以上状态方程，得nQn该电路没有输出。假设初始状态10n+1Qn+1 = 001；再令= 001 ，求得n+1Qn+1 = 010 ；依此类推，按nQn101010此方法得到如题解 图 5-1 所示的状态转移图。由状态图可以看出，题图 5-1 所示电路是一个具有自启动特性的同步模 5 计数器。nQn105-3 分析题图 5-2 所示同步计数器电路。解：由题图 5-2 可见，该时序逻辑电路采用 3 级 D 触发器，上升沿触发，为同步时序逻辑电路。驱动方程： D =Qn ； D = Qn ； D = Qn201002状态转移方程： Qn+1 = DnQn ； Qn

4、+1 = D= Qn ； Qn+1 = D = Qn20110002输出方程： Y =n0= 000 ，依次代入得到状态转移图如题解 图 5-2 所示。由nQn假设初态10状态图可以看出，题图 5-2 所示电路是一个具有自启动特性的同步模 5 计数器。nQn105-4 分析题图 5-3 所示异步计数器电路。题图5-3解：由题图 5-3 可见，该时序逻辑电路采用 3 级 D 触发器，无输出，为异步时序电路。n ¯ ； CP =n ¯ ； CP = CP ­时钟方程： CP21100驱动方程： D = Qn ； D = Qn ； D = Qn221100状态转移方程：

5、× Cìn+1Q= DnQn ¯ï221ïn+1= D × CnQn ¯Qíïïî110= D × CPn+1= Qn × CP ­Q0000nQn= 000 ，依次代入状态方程得到如题解 表 5-1 所示的状态假设初态10转移表，也可画出如题解 图 5-3 所示的状态转移图。由状态转移图和状态转移图可以看出，题图 5-3 所示电路有 8 个有效状态 000111一个具备自启动特性的异步模 8 计数器。循环，所以这是题解 表 5-1nQn105-5 试用两

6、片集成 4 位双向移位寄存器 CT74194 组成一个 8 位的环形计数器，画出电路连接图。解：用两片集成 4 位双向移位寄存器 CT74194 组成一个 8 位环形计数器的电路如题解 图 5-4 所示，其状态转移表如题解表 5-2 所示。Q0 Q1 Q2 Q3Q4 Q5 Q6 Q7 Q0 Q1 Q2 Q3 CRCT74194 CPSR D0 D1 D2 D3 Q0 Q1 Q2 Q3 CRCT74194 CPSR D0 D1 D2 D31S1S0 SL1S1S0 SLCP1101111111题解 图5-4序号QnQnQn210CP2CP1CP0Qn+1Qn+1Qn+1 210012345670

7、00001010011100101110111001010011100101110111000有效状态表 5-2题解Q0Q1Q2Q3Q4Q5Q6Q701111111101111111101111111101111111101111111101111111101111111105-6值。分析题图 5-4 所示各计数器电路，列出状态转移表，说明该计数器的模（a）（b）（c） 题图5-4解：计数模值，其中 LD =n1题图 5-4（a）：此电路利用 LD 来。结合CT74163 的功能表列出该电路的状态转移表如题解 表 5-3 所示，从中可以看出，该电路实现的是模 11 计数器。题解 表 5-3题图

8、 5-4（b）：此电路利用CR 来计数模值，CR =n ，其状态转移表1如题解 表 5-4 所示，从中可以看出，该电路实现的是模 11 计数器。题解 表 5-4序号Q3Q2Q1Q0CR01200000001001000010110有效状态序号Q3Q2Q1Q0LD01200000001001000010110有效状态题图 5-4（c）：此电路利用CR 来计数模值，CR =n ，其状态转移表1如题解 表 5-5 所示。由于 CT74161 采用的是异步清除方式，状态 1010 为暂态，因此，该电路实现的是模 10 计数器。注意和题图 5-4（b）区分。题解表 5-55-7 分析题图 5-5 所示用

9、两片集成同步 4 位二进制计数器 CT74161数器电路，说明该计数器的分频比。的计解：从题图 5-5 可以看出，片的有效状态为 010001010110011110001001101010111100110111101111，是模 12 计数器；片的有效状态为 10001001101010111100110111101111，是模 8 计数序号Q3Q2Q1Q0CR012900000001001000010011111有效状态1010100暂态器。两级计数器之间采用异步连接（片的CO 作为片的 CP 输入），所以该电路的计数模值（分频比）为：12×896。5-8 分析题图 5-6 所

10、示用集成二-五-十进制异步计数器 CT7490列出状态转移表，画出状态图和时序图，说明其计数模值。的电路，题图5-6解：题图 5-6（a）： CP 接CP1 ， Q0 接CP2 ，电路按照 8421BCD 码进行十进制异步加法计数，状态转移表如题解 表5-6 所示，状态转移图和时序图分别如题解图5-5 和题解图 5-6 所示。从中可以看出，该电路实现的是异步模 5 计数。题解 表 5-6n000000001001001000011题解 图5-5序号Q3Q2Q1Q00123400000001001000110100有效状态50101暂态CQQQQ题解 图5-6题图 5-6（b）： CP 接CP2

11、 ， Q3 接CP1 ，电路按照 5421BCD 码进行十进制异步加法计数，状态转移表如题解 表5-7 所示，状态转移图和时序图分别如题解 图5-7 和题解 图 5-8 所示。从中可以看出，该电路实现的是异步模 9 计数。题解 表 5-7序号Q0Q3Q2Q10123000000010010001有效状态610091100暂态P0123n1000000010010001101001011101010011000题解 图5-7CPQ1Q2Q3Q0题解 图5-8题图 5-6（c）： CP 接CP1 ， Q0 接CP2 ，电路按照 8421BCD 码进行十进制异步加法计数，状态转移表如题解 表5-8

12、所示，状态转移图和时序图分别如题解 图5-9 和题解 图 5-10 所示。从中可以看出，该电路实现的是异步模 7 计数。题解 表 5-8序号Q3Q2Q1Q0012561001000000001000101有效状态70110暂态n01001000000010010010101000011题解 图5-95-9 分析题图5-7 所示用两片集成同步十进制加法计数器CT74160 计数器电路，说明其计数模值。如果计数器输入时钟脉冲 CP 的频率是 120kHZ，问电路中 P 点的输出脉冲 P 和整个计数器输出脉冲 Z 的频率各为多少？解：从题图 5-7 可以看出，片利用CR 来计数模值，其中CR =n

13、，1有效状态为 0000、0001、0010、0011、0100、0101，暂态为 0110，实现异步模6 计数，每循环一个周期， CR 就会出现一个下降沿；片和片之间采用异步连接，当片 CR 出现下降沿时，就会为片产生一个触发脉冲，片计数加 1。所以，该电路的计数模值为 6 × 10 60 。其中，输出脉冲 P 的频率为120 ¸ 6 = 20kHZ ，输出脉冲 Z 的频率为120 ¸ 60 = 2kHZ 。5-10 分析题图 5-8 所示用集成同步 4 位二进制计数器 CT74161的计数器电路，列出状态转移表，说明计数模值，并分别画出题图 5-8（a）、题图

14、 5-8（b）中 Z1 和 Z2 的波形。解：图（a）：此电路利用 LD 来计数模值，其中 LD = Qn ，其状态转移表如1题解 表 5-9 所示。从中可以看出，该电路实现的是模 6 计数。其中，Z1 和 Z2 的波形如题解 图 5-11 所示。题解 表 5-9序号Q3Q2Q1Q0LD0123011001111000111001100有效状态CPQ0Q1Q2Q3 (Z2题解 图5-11图（b）：此电路利用 LD 来计数模值，其中 LD = Qn ，其状态转移表如1题解 表 5-10 所示。从中可以看出，该电路实现的是模 12 计数。其中，Z1 和 Z2的波形如题解 图 5-12 所示。题解

15、表 5-10序号Q3Q2Q1Q0LD012369100010001101000110010100111011111100011有效状态Z1)5-11 分析题图 5-9 所示由集成 4 位二进制计数器 CT74161 和集成 2 线-4 线的电路；设时钟脉冲 CP 的频率= 90kHZ ，说明当译码器的地址译码器fCP输入 AB 分别为 00、01、10、11 时，CT7461 的输出 CO 的频率 f 各是多少？解：此电路利用 LD 来计数模值，其中 LD = CO 。当计数满值时，CO 出现一次正脉冲，此时 LD = 0 ，计数器进行同步置数，置入数据由 2 线-4 线译码器的输出决定。11

16、00000当 AB = 00 时，D3 D2 D1D0 = Y3Y2 Y1Y0 = 1110 ，计数器的有效状态为11101111，实现模 2 计数。因此， fCO = 90 ¸ 2 = 45kHZ 。当 AB = 01 时， D3 D2 D1D0 = Y3Y2 Y1Y0 = 1101 ，计数器的有效状态为 110111101111，实现模 3 计数。因此， fCO = 90 ¸ 3 = 30kHZ 。当 AB = 10 时， D3 D2 D1D0 = Y3Y2 Y1Y0 = 1011 ，计数器的有效状态为 10111100110111101111，实现模 5 计数。因此，

17、 fCO = 90 ¸ 5 = 18kHZ 。当 AB = 11 时， D3 D2 D1D0 = Y3Y2 Y1Y0 = 0111 ，计数器的有效状态为 011110001001101010111100110111101111，实现模 9 计数。因此， fCO = 90 ¸ 9 = 10kHZ 。5-12 用集成同步十进制加法计数器 CT74160，设计一个七进制计数器，列出状态转移表，并画出逻辑图。计数模值，其中 LD = CO ，并入数据为 解：可以利用 LD 来D3 D2 D1D0 = (10 - 7)10 = (0011)2 。因此，有效循环为 CT74160 的后

18、 7 个状态，如题解 表 5-11 所示，画出实现逻辑电路如题解 图 5-13 所示。题解 表 5-11序号Q3Q2Q1Q0LD01200110100010111110有效状态5-13 用一片集成 4 位二进制计数器 CT74161 和必要的门电路设计一个可变模值计数器，当 A0 时，实现模 8；当 A1 时，实现模 6。简要说明设计思路，画出逻辑图。分析：究竟是利用 LD 还是CR 来计数模值，以方便为前提。若利用CR ，则必须综合 8（1000）、6（0110）和信号 A 三者共同产生清除信号CR ，需附加一个较复杂的组合电路；若利用 LD ，除了 A 之外还有并入数据输入端D3 D2 D

19、1D0 可以利用，问题就会简单得多。所以在采用 CT74161/160 实现双模（甚至多模）计数器时，一般使用 LD 信号计数模值。解：使用 LD ，将CO 取反后与 LD 相连。当 A0 时，进行模 8 计数，并入数据应为 D3 D2 D1D0 = (16 - 8)10 = (1000)2 ；当 A1 时，进行模 6 计数，并入数据应为 D3 D2 D1D0 = (16 - 6)10 = (1010)2 。将 1000 和 1010 作比较，发现 D2 = D0 = 0 ，D3 = 1， D1 = A ，这样就可完成可变模值计数。实现可变模值计数的逻辑电路如题解 图 5-14 所示。从中可以

20、看出，当 A0 时，有效循环为 10001001101010111100110111101111，实现模8 计数；当 A1 时，有效循环为 101010111100110111101111，实现模 6 计数。AD3D2D1D0CTT CTP CRCP1CO LD1CT74161CPQ3Q2Q1Q0题解 图5-145-14 用两片 CT74160设计 M36 计数器，画出电路图，列出每片状态转移表，并简单说明设计思路。分析：由于 CT74160 为模 10 计数器，要实现模 36 计数，必须用两片方可。在具体实现上，可用 LD 或CR 来计数模值，两级之间可用 CP 同步（即两片共用一个 CP）

21、或异步（由低位片的状态为片形成时钟脉冲），所以有多种方案可供选择。除了以下给出的两种设计方案，读者可自行画出其他组成方式。解 1：用 LD 来计数模值，两级计数模值分别为 4 和 9，级间异步，实现电路如题解 图 5-15 所示，两片各自状态转移表具体参见题解 表 5-12。题解 表 5-12片序号Q3Q2Q1Q0片序号Q3Q2Q1Q00011010111210000000110010200140107811000001解 2：采用 8421BCD 码，级间同步，计数范围为 00000000（十进制 00）00110101（十进制 35），利用 00110110（十进制 36）产生CR ，实现

22、电路如题解图 5-16 所示，两片各自状态转移表具体参见题解 表 5-13。题解 表 5-13片序号Q3Q2Q1Q0片序号Q3Q2Q1Q00000010001200103001501081000000001000120010910015-15 用两片 CT74163设计 M53 计数器，画出电路图，列出每片状态转移表，并简单说明设计思路。解：CT74163 为 4 位二进制同步计数器（同步清除），完成模 16 计数。设计时，采用两片级间同步的方式，计数范围为 00000000（十进制 0）00110100（十进制 52），利用 00110100（十进制 52）产生同步清除信号CR ，实现电路如

23、题解 图 5-17，两片各自状态转移表具体参见题解 表 5-14。题解 表 5-14片序号Q3Q2Q1Q0片序号Q3Q2Q1Q000000100012001000000100012001010111211100111001001151115-16 试用两片 CT74161 设计一个分频电路，电路采用 M9×12 的形式， 的输出端和时钟 CP 的分频比为 1/108。请分别列出各片的状态转移真值表并画出逻辑电路图。解：用 LD 来计数模值，两级计数模值分别为 9 和 12，级间同步，实现该分频电路的逻辑电路图如题解 图5-18 所示，两片各自的状态转移表如题解 图5-15 所示。题解

24、 表 5-15片序号Q3Q2Q1Q0片序号Q3Q2Q1Q00010010101201104100000111110002100410161010611081100811101111115-17 试用两片集成中规模异步十进制计数器一个模 24 进制计数器。CT7490和必要的门电路设计分析：CT7490 本身为异步十进制计数器，可以用一片 CT7490于 10 的计数器，对于每一片计数器可有以下 4 种组成方式：模值小利用 R01、R02利用 R01、R02利用 S01、S02利用 S01、S02计数模值，状态顺序按 8421BCD 码计数； 计数模值，状态顺序按 5421BCD 码计数； 计数

25、模值，状态顺序按 8421BCD 码计数；计数模值，状态顺序按 5421BCD 码计数；要模 24 进制计数器，其中一片 CT7490 作为个位，另外一片作为十位。个位 CT7490 应该每来一个 CP 进 1，当个位已经计满（十进制 9）且再来一个CP 时十位才进 1，这样才符合十进制计数规律。除以下给出的两种设计方案之外，读者可自行画出其他组成方式。解 1：个位和十位均采用 8421BCD 码计数，其状态 Q3 Q2 Q1 Q0 变化顺序为0000000100100011010001010110011110001001。由此可以看出当个位只有在由 9（1001）变为 0（0000）时，Q3

26、 才产生一下降沿，故用 Q3作为十位 CT7490 的时钟信号。模 24 的计数范围为（0）10(00000000)8421BCD（23）10(00100011) 8421BCD，可以用（24）10(00100100)8421BCD 来驱动清零信号 R01 和 R02。综上分析，实现模 24 的电路如题解 图 5-19 所示。CCPPCP0CP1 S91S92CP0CP1 S91S92R01R02R01R02CT7490（）CT7490（）QQ3QQQ2QQQ1QQ0Q3Q2Q1Q0解 2：个位和十位均采用 8421BCD 码计数，其中个位采用模 8 计数，有效状态为 000000010010

27、00110100010101100111，利用 1000 产生清零信号；十位模值为 3，有效状态为 000000010010，利用 0011 产生清零信号。由上可以看出，当个位只有在由 7（0111）变为 0（0000）时，Q2 才产生一下降沿，故用 Q2 作为十位 CT7490 的时钟信号。综上分析，实现模 24 的电路如题解图 5-20 所示。CPCP0CP1 S91S92CP0CP1 S91S92R01R02R01 R02Q0CT7490（）CT7490（）Q3Q2Q1Q0Q3Q2Q15-18 所用隐含表将题表 5-1 和题表 5-2 所示的原始状态表化简，并列出简化状态表。题表 5-1

28、S(t)N(t)Z(t)X0X1X0X1ACB01B C D EFF D D CDA G E EG001001100100题表 5-2解：对于题表 5-1，其隐含表化简过程如题解图 5-21 所示，从中可以寻找到全部的等价状态对，它们是 AB；AE，BE，CF。因此，全部的最大等价类分别为（ABE）、（CF）、（D）、（G）。S(t)N(t)Z(t)X0X1X0X1A B C D EFE D F A DBD F E C CE000000001010令状态（ABE）合并为状态 a，（CF）合并为状态 c，状态 D 和 G 分别改写为 d 和 g，那么可将原始状态表题表 5-1 简化成最简状态表，

29、如题解 表 5-16 所示。题解 表 5-16对于题表 5-2，其隐含表化简过程如题解 图 5-22 所示，从中可以寻找到全部的等价状态对，它们是 AB；CE，DF。因此，全部的最大等价类分别为（AB）、（CE）、（DF）。令状态（AB）合并为状态 a，（CE）合并为状态 c，（DF）合并为状态 d，那么可将原始状态表题表 5-2 简化成最简状态表，如题解 表 5-17 所示。题表 5-17S(t)N(t)Z(t)X0X1X0X1accddc0001S(t)N(t)Z(t)X0X1X0X1a c dc d da g a001110005-19 有一时序逻辑的原始状态图如题图 5-10 所示，试

30、画出原始状态表，用隐含表进行化简，列出简化状态表并用 JK 触发器设计。题图5-10解：由题图 5-10 列出原始状态表如题解 表 5-18，利用题解 图 5-23 所示隐含表对其进行化简，得到全部的最大等价类分别为（A）、（B）、（C）、（DE）。令状态（DE）合并为状态 d，（A）、（B）、（C）分别改写为 a、b、c，得到简化状态表如题解 表 5-19 所示。题解表 5-18BBCCDDEEABCDABCD(a)(b)题解 图5-23题解 表 5-19×××××××××BCBDCD×

31、15;××××S(t)N(t)Z(t)X0X1X0X1A B C DEA A A AAB C D EE0000000011dac00简化状态表题解 表 5-19 中共有 4 个状态，因此 n2，选择两位循环码 00、01、11、10 分别表示状态 a、b、c、d，由题解 表 5-19 可得状态转移表如题解 表5-20 所示。题解 表 5-20由题解 表 5-19 可以画出Qn+1 、Qn+1 和输出 Z 的卡诺图如题解图 5-24 所示，21n1n1n1Qn+1Qn+1Z21根据 JK 触发器的特征方程Qn+1 = JQn + KQn ，对题解图 5-2

32、4 所示卡诺图采用“部分范围内圈最简”的方法，可以写出各级触发器的激励方程和输出方程Qn+1n Qn + XQn Þ J = XQn ；K = X2122212Qn+1n2Xn Þ J = X Qn ；K = X QnnX112 11212S(t)N(t)Z(t)X0X1X0X1QnQn21Qn+1Qn+1Qn+1Qn+1 212100000100010011001100100010001001S(t)N(t)Z(t)X0X1X0X1a b cda a aab c dd00000001Z = Xn1由各级触发器的激励方程和输出方程，画出逻辑电路图如题解 图5-25 所示。5

33、-20 有一时序逻辑的原始状态图如题图 5-11 所示，请将这一原始状态图转换成原始状态表，用隐含表进行化简，并列出简化状态表。题图5-11解：由题图 5-11 列出原始状态表如题解 表 5-21，利用题解 图 5-26 所示隐含表对其进行化简，得到全部的最大等价类分别为（S1S2S3）、（S4S5）、（S6）。令状态（S1S2S3）合并为状态 a，（S4S5）合并为状态 b，状态 S6 改写为 c，得到简化状态表如题解 表 5-22 所示。题解 表 5-21S(t)N(t)Z(t)X0X1X0X1S1 S2 S3 S4S5S3 S2 S2 S1S2S4 S4 S5 S6S6000111110

34、0题解 表 5-225-21 选择触发器设计一个同步时序电路，用它来检测二进制序列，当电路连续收到 4 个 1 时，电路输出 1。解：根据检测要求，当输入的二进制序列连续输入 4 个 1 时，输出 1，其余情况下均输出 0。所以该电路必须“记忆”3 位连续输入序列，一共有 8 种情况， 即 000、001、010、011、100、101、110、111。只有当 3 位连续输入为 111，第4 位也输入 1 时，输出才为 1。将需“记忆”的这 8 种情况分别用状态 A、B、C、D、E、F、G、H 来表示，每次输入信号二进制序列 X 只有两种可能：0 或 1。由以上分析，可作出原始状态图，如题解

35、图 5-27 所示。列出表格，即为原始状态表，如题解 表 2-23 所示。S(t)N(t)Z(t)X0X1X0X1a bca aab cc011101S6S1S611题解 图5-27题解 表 5-23利用题解 图 5-28 所示隐含表对题解 表 5-23 所示原始状态表进行简化，得到所有等价状态对，它们是（AC）、（AE）、（AG）、（BF）、（CE）、（CG）、（EG）。S(t)N(t)Z(t)X0X1X0X1A B C D E F GHA C E G A C EGB D F H B D FH0000000000000001BBCCDDEEFFGHGHABCDE(b)FGABCD(a)EFG

36、BBCCDDEEFFGHGHABCD(c)EFGABCDE(d)FG题解图5-28利用作图法求最大等价类，如题解 图 5-29 所示，得到所有最大等价类，它们是（ACEG）、（BF）、（D）和（H）。令（ACEG）合并为状态 a，（BF）合并为状态 b，（D）改写为 d，（H）改写××××××××××××××××××××××AE BF×××

37、5;×EA FB×××××AE BF××AE BF××××××××AC BDAE BFCE DF×××CA DBEA FB×AC BDEC FD×AC BDAE BFCE DF×AE BFCE DF×××××××AC BDAE BFCE DFAG BHCG DHEG FHCA DBEA FBGA HBAC B

38、DEC FDGC HDAC BDAE BFCE DFGE HFAE BFCE DF×××××××为 h，得到最简状态表，如题解 表 5-24 所示。题解 表 5-24选择两位循环码 00、01、11、10 分别表示 a、b、d、h，得到状态转移表如题解 表 5-25 所示。题解 表 5-25在此选用 JK 触发器来设计，根据 JK 触发器的特征方程Qn+1 = JQn + KQn ，对题解图 5-30 所示卡诺图采用“部分范围内圈最简”的方法，可以写出各级触发器的激励方程和输出方程Qn+1n Qn + XQn Þ

39、J = XQn ；K = X2122212Qn+1n2Xn Þ J = X Qn ；K = X QnnX112 11212Z = Xn1S(t)N(t)Z(t)X0X1X0X1QnQn21Qn+1Qn+1Qn+1Qn+1 212100000100010011001100100010001001S(t)N(t)Z(t)X0X1X0X1a b dha a aab d hh00000001n1n1n1Qn+1Qn+1Z21图5-31 所示。由各级触发器的激励方程和输出方程，画出逻辑电路图如题解题解 图5-305-22 用 JK 触发器，设计一个按自然态序进行计数的六进制同步加法计数器。解：模 6 计数器要求有 6 个记忆状态，且逢六进一。由此可以作出如题解 图5-31 所示的原始状态转意图。由于模 6 计数器必须要有 6 个记忆状态，所以不需要再简化。题解 图5-31由于状态数为 6，因此取状态代码位数 n3。假设 S0000，S1001，S2011，S3111，S4110，S5100，则可列出状态转移表，如题解 表 5-26 所