(完整word版)VHDL实现分频器

1、在数字电路中， 常需要对较高频率的时钟进行分频操作， 得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号时非常重要的。下面我们介绍分频器的 VHDL描述，在源代码中完成对时钟信号 CLK的 2 分频， 4 分频， 8 分频， 16 分频。LIBRARY IEEE;ENTITY clkdiv ISclk_div2clk_div4clk_div8clk_div16END clk_div;PORT(clk: IN STD_LOGIC;: OUT STD_LOGIC;: OUT STD_LOGIC;: OUT STD_LOGIC;: OUT STD_LOGIC);ARCHITECTURE rt

2、l OF clk_div ISSIGNAL count : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(clk)BEGINIF (clkevent AND clk= 1) THENIF(count= ”1111”) THENCount <= (OTHERS =>0);ELSECount <= count +1;END IF ;END IF ;END PROCESS;clk_div2 <= count(0);clk_div4 <= count(1);clk_div8 <= count(2);clk_div16 <=

3、 count(3);END rtl;对于分频倍数不是2 的整数次幂的情况，我们只需要对源代码中的计数器进行一下计数控制就可以了，如下面源代码描述一个对时钟信号进行6 分频的分频器。ENTITY clkdiv ISPORT(clk: IN STD_LOGIC;clk_div6: OUT STD_LOGIC);END clk_div;ARCHITECTURE rtl OF clk_div ISSIGNAL count: STD_LOGIC_VECTOR(1 DOWNTO 0);SIGNAL clk_temp : STD_LOGIC;BEGINPROCESS(clk)BEGINIF (clkeven

4、t AND clk= 1) THENIF(count= ”10”) THENcount <= (OTHERS =>0); clk_temp <=NOT clk_temp;ELSEcount <= count +1;END IF ;END IF ;END PROCESS;clk_div6 <= clk_temp;END rtl;前面两个分频器的例子描述的将时钟信号进行分频，分频后得到的时钟信号的占空比为 1：1。在进行硬件设计的时候，往往要求得到一个占空比不是 1：1 的分频信号，这时仍采用计数器的方法来产生占空比不是 1：1的分频信号。下面源代码描述的是这样一个分

5、频器：将输入的时钟信号进行 16 分频，分频信号的占空比为 1 ：15，也就是说，其中高电位的脉冲宽度为输入时钟信号的一个周期。LIBRARY IEEE;ENTITY clkdiv ISclk_div16END clk_div;PORT(clk: IN STD_LOGIC;: OUT STD_LOGIC);ARCHITECTURE rtl OF clk_div ISSIGNAL count : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(clk)BEGINIF (clkevent AND clk= 1) THENIF(count= ”1111”) THENCount <= (OTHERS =>0);ELSECount <= count +1;END IF ;END IF ;END PROCESS;PROCESS(clk)BEGINIF(clk event AND clk= 1) THENIF(count