四位前进位加法器设计

1、、 模拟集成电路分析与设计课程设计报告 题 目 4位超前进位加法器设计 学院（部） 电控学院 专 业 电子科学与技术 班 级 学生姓名 学 号 前言当今，加法器的设计面临两大课题，首先是如何降低功耗。随着便携式IC产品例如MP3播放器，手机和掌上电脑等的广泛使用，要求IC工程师对现有运算模块的性能作进一步改进，尤其是在电路的功耗和尺寸方面。由于现在相应的电池技术难以和微电子技术的发展速度匹敌，这使得IC设计师遇到了许多限制因素，比如高速，大吞吐量，小尺寸，低功耗等。因此，这使得研究低功耗高性能加法单元持续升温。另一方面就是如何提高加法器的运算速度。因为加法运算存在进位问题，使得某一位计算结果的

2、得出和所有低于它的位相关。因此，为了减少进位传输所耗的时间，提高计算速度，人们设计了多种类型的加法器，如超前进位加法器曼彻斯特加法器、进位旁路加法器、进位选择加法器等。它们都是利用各位之间的状态来预先产生高位的进位信号，从而减少进位从低位向高位传递的时间。本文首先介绍了的加法器的类型以及其工作原理，然后重点分析了超前进位加法器的组成结构、结构参数以及其工作原理。分层设计了加法器的输入输出电路，并通过tanner软件进行仿真实验，从而验证了电路的准确信。目 录第一章 设计目标. . 4第二章 设计过程.42.1 电路设计基础原理.42.2 电路各部分结构设计. .62.3主要电路参数. 16第3

3、章 电路图及其仿真.20 3.1 用于仿真的电路图. . 233.2 仿真网表.243.3 仿真波形.24第四章 鸣谢及课设总结和体会. 254.1 鸣谢.254.2 课设总结和体会.25第五章 参考文献. 26第一章 设计目标1.根据电路原理图，给出电路的CMOS晶体管级电路设计。具体电路实现可以自由决定，如互补CMOS结构，传输管结构，动态电路等。2.手工计算推导晶体管的参数。注意：将电路分为输入级，中间级和输出级三个模块进行处理。3.要求进行功耗分析，并给出电路速度和功耗之间的合理折衷方案。4.利用EDA工具完成电路仿真，并分析仿真结果。如与手工计算结果存在误差，分析误差来源。第二章 设

4、计过程2.1 电路设计基础原理 由全加器的真值表可得Si和Ci的逻辑表达式： 定义两个中间变量Gi和Pi： 当AiBi1时，Gi1，由Ci的表达式可得Ci1，即产生进位，所以Gi称为产生量变 。若Pi1，则AiBi0，CiCi-1，即Pi1时，低位的进位能传送到高位的进位输出端，故Pi称为传输变量，这两个变量都与进位信号无关。将Gi和Pi代入Si和Ci得： 进而可得各位进位信号的逻辑表达如下： 是低位来的进位， (i=n-1，n-2，1，0)是向高位的进位，是整个加法器的进位输入，而是整个加法器的进位输出。则 (2-1) (2-2)令： (2-3) (2-4)则： (2-5)只要 ，就会产生向

5、 i+1 位的进位，称 g 为进位产生函数；同样，只要，就会把传递到 i+1 位，所以称 p 为进位传递函数。把式(2-5)展开得到： (2-6)根据逻辑表达式做出四位超前进位的加法器电路图（如图）： 2.2 电路各部分结构设计逻辑功能图中有2输入异或门，2输入与门，3输入与门，4输入与门，2输入或门，3输入或门，4输入或门，将各个门反别转化成其转化成CMOS晶体管图如下：异或门的CMOS电路原理图如下：异或门的CMOS波形图如下：两输入与门的CMOS电路原理图如下：两输入与门的CMOS波形如下：反相器的CMOS电路如下：反相器的CMOS仿真波形如下：四位超前进位加法器进位的逻辑电路图如下：c

6、1，c2，c3，c4的CMOS级电路原理图及仿真a.c1的原理图 c1的仿真波形 b.c2的原理图 c2的仿真波形 c.c3的原理图 c3的仿真波形c4的原理图c3的仿真波形2.3 主要电路参数的手工推导 选择路劲是A3(B3)到S4，则按顺序依次经过一个2输入异或门，一个4输入与非门，一个反相器，一个4输入的或非门，一个反相器，一个2输入异或门。 门的类型 个数逻辑强度g寄生参数P2输入异或门 2 4 44输入与非门 1 6/3 44输入或非门 1 9/3 4反相器 2 1 1逻辑努力:G=4*4*6/3*9/3*1*1=96电气努力:F=Cout/Cin=5000路径分支努力:B=4总路径

7、努力:H=G*F*B=1920000使延时最小的门努力：h=11.15比例系数=1延迟:=（+）扇出系数：=2.788；=5.575；=11.15；=3.72；=11.15；=2.788尺寸系数=（） 是最小反相器尺寸的2倍（XOR的nmos，pmos尺寸是inv的宽长比的两倍)=1.394；=25.09；=23.23；=84.57；=32.29 功耗与器件尺寸（它影响实际电容）,输入和输出上升下降时间（它们决定了短路功耗），器件阈值和温度（它们影响漏电功率）以及开关活动性密切相关。当一个门比较复杂是，受影响最大的是动态功耗，可表示为；= 门的类型 输出反转概率2输入异或门 4输入与非门 4输

8、入或非门 反相器 总的功耗=；其中=所以，要是功耗低，则翻转频率则会下降，延时就会增加；而减少延时，翻转频率就会增大，同时就会增大功耗。所以，此刻应该采取折中的思想，即使电路速度与功耗达到要求。 *=18.13,（=6.0fF)当功耗等于延时时，达到折中。=329.8(uw)；=329.8（ps).根据上节的电路器件尺寸，通过手工推导出电路要求设计的各项指标。并将计算出来的指标与要求进行对比。如果实际电路未能达到设计要求，则还需返回上一节的计算和推动过程，只至所设计电路能符合题目要求。第三章 电路仿真四位超前进位加法器门级电路原理图如下：四位超前进位加法器门级电路分析设定如下：四位超前进位加法

9、器门级电路瞬态分析结果如下：四位超前进位加法器门级电路瞬态分析波形图如下：4.1 用于仿真的电路图如下：4.2 仿真网表四位超前进位加法器门级电路分析设定如下：4.3 仿真波形四位超前进位加法器电路瞬态分析结果如下：四位超前进位加法器门级电路瞬态分析波形图如下：数字集成电路的发展已有40 年的历史, 由最初的SSI 到如今的UVLSI, 其已步入深亚微米阶段。数字集成电路行业的主体正在向90nm 过渡, 现已出现了65nm 设计产品, 同时45nm 技术也已处于实验性生产。数字集成电路的发展可谓是突飞猛进, 随着数字集成电路复杂度的不断提升, 作为其技术手段的EDA 工具在数字集成电路设计中起着至关重要的作用, 同时数字集成电路巨大的设计挑战也推动着EDA 技术的发展与革新11。由此引发了EDA 技术与数字集成电路技术领域的不断创新, 促其新技术辈出不断。第五章 鸣谢及课设总结和体会参考文献 1.David A.Hodge, Analysis and Design of Digital Integrat