JK触发器的逻辑功能测试

1、实验三 JK 触发器的逻辑功能测试实验目的1、学习触发器逻辑功能的测试方法。2、掌握基本 JK、D 触发器的逻辑功能。3、掌握 JK 触发器转换成 D 触发器的方法及 D 触发器的逻辑功能主要仪器设备及耗材数字电路实验板、74LS112 芯片、74LS00 芯片、数字万用表、数据线。实验基本原理触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。1、JK 触发器在输入信号为双端的情况下，JK 触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验

2、采用 74LS112(或 74LS76)双 JK 触发器，是下降边沿触发的边沿触发器。引脚功能及逻辑符号如图 1-1 所示。isliM以|“IioldLKD2RD2CP2K2J鸿CQ74LSU2KPIKIJ1SQIQ2QGNDl2|3|4|5|6|7)图 1-174LS112 双 JK 触发器引脚排列及逻辑符号JK 触发器的状态方程为Qn+1=JQn+KQn,S=R=iJ 和 K 是数据输入端，是触发器状态更新的依据，若 J、K 有两个或两个以上输入端时，组成“与”的关系。Q 与 M 两个互补输出端。通常把 Q=0Q=1 的状态定为触发器“0”状态；而把 Q=1Q=0 定为“1”状态。JK 触

3、发器常被用来构成缓冲存储器、移位寄存器和计数器。图 1-1 左图为双下降沿 JK 触发器 74LS112 的外引线排列图。JK 触发器的工作原理如下：(1)3和R可将触发器置于额定状态 1 或 0;之后应保持在高电平 1。(2)S=R=1时，A、 当J=K=0时， 在CP脉冲的作用下触发器保持原状态， 即Qn+1=QnB、 当J=0,K=1时，在 CP 脉冲的作用下，触发器置“0”，即 Qn+1=0C、当 J=1,K=0 时，在 CP脉冲的作用下，触发器置“1”，即 Qn+1=1QQo际CPKRnD 当 J=K=1 时，在 CP 脉冲的作用下，触发器状态翻转，即 Qn+1=Qn下降沿触发 JK

4、 触发器的功能如表 1-1。表 1-1JKQnQn+1说明0000保持一Qn+1=Qn00110100置 001101001置 110111101翻转11102、D 触发器在输入信号为单端的情况下，D 触发器用起来最为方便，其状态方程为Qn+1=Dn 其输出状态的更新发生在 CP 脉冲的上升沿， 故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前 D 端的 X态。D 触发器的应用很广，可用作数字信号的寄存、移位寄存、分频和波形发生等。有很多种型号可供各种需要而选用，如双D74LS74 四 D74LS175 六 D74LS175 等。表 1-2 为其真值表 1-2D:Qn+10011

5、图 1-2 为双 D74LS74 的引脚排列及逻辑符号力日11211向44Vct2RD2D2cp琦2Q泪74LS7JLRDIDICPl5DIQIQCNDU2|3|4|5|67|图 1-274LS74 引脚排列及逻辑符号实验步骤1、集成 JK 触发器逻辑功能测试(1)异步置位及复位功能的测试表 1-3CPJKRSQnXXX01XXX10将J、K、CP端开路，将S、R 端分别接到数据开关相应的插孔，在S、R 为表 1-4中情况时，观察 Q 端显示的高低电平，并转换成逻辑状态填入表 1-3 中，用万用表测试Q 端显示的电位加以验证。2、测试双 JK 触发器 74LS112（或 74LS76）逻辑功能

6、（i）S、R 端仍如上连接不变，并将 S、R 端置高电位，将J、K端分别接到数据开关的其它插孔、将CP端接至单脉冲的插孔。先将触发器置 0 或置 1,按表 1-4 的要求改变 CRJ、K 的状态，观察 Qn 及 Qn+1 的显示，并转换成逻辑状态填入表 1-5 中。注意观察触发器状态更新是否发生在 CP 脉冲的下降沿（即CP 由 10）。从右至左观察最好。表 1-4CPJJJJJJJJJ00001111Koo11oo11Qn1o1o1o1oQn+1（3）将 J-K 触发器转化成 D 触发器。将 J-K 触发器转化成 D 触发器，即 K=Jo 测试上述 D 触发器的逻辑功能。将S、R 和 D 分别接到数据开关的插孔、将 CP 端接至单脉冲的插孔，按表 1-5 的要求提供数据，观察 QnQn