HDMICEC的设计与实现

1、HDMICEC 的设计与实现摘要:基于 FPGA 的设计流程，通过对 HDMICEC 的协议分析,架构定义，RTL 编写及功能仿真,到最后 FPGA 验证，结果表明，该设计能较好的满足功能和时序要求，也能作为一个 IP 核，方便地相关电子产品领域应用。关键词：HDMI;CEC;FPGADesignandimplementforHDMICECZHANGYong,HUANGShi-zhen(FujiankeyLaboratoryofMicroelectronics&IntegratedCircuits,FuzhouUniversity,Fuzhou350002,China)Abstract

2、:DesignedandimplementedforHDMI(HighDefinitionMultimediaInterface)CEC(ConsumerElectronicControl)baseontheflowofFPGA(filedprogramgatearray),fromprotocolanalyzed,architecturedefined,RTL(registertransmitlevel)write,andfunctionsimulation.Finally,implementwithFPGA.Theresultshowthatthisdesignmeetthetiminga

3、ndfunctionwell.ItmaybeappliescomfortablyintherelationalelectronicproductionfiledasanIPcore.Keyword:HDMI;CEC;FPGA1 引言由于 HDTV(HighDefinitionTelevision)市场的需求,HDMI(High-DefinitionMultimediaInterface)接口已被消费者广泛接受，成为 HDTV 和相关消费类电子产品公认的高速接口标准。同时，HDMI 中的CEC(ConsumerElectronicControl)的功能也得到了相当的重视。如今，在很多不同品牌的

4、HDMI 上都可以看到带有 CEC 勺功能，如松下电器(Panasonic)的 VIERALINK 三星电子(Samsung)的ANYNET+,LG电子的SIMPLINK索尼(Sony)的BRAVIASYNC索普(Sharp)的FAMILINK等1。功能主要是在不同的电器之间进行通信，从而实现比如一键开机、一键录像之类的效果。本设计中的 CEC 是基于 HDMI 规格中定义的接口协议，经仿真测试及 FPGA 验证,最终将集成到HDMI 接口芯片里。设计的 CEC 模块也可作为一个 IP 核在相关领域应用。2CECW 议CEC 接口只包含一根双向的信号线：CEGCEC 总线的数据以帧的形式传输2

5、。每帧包括一个开始比特(Startbit),帧头块(headerblock),帧体块(datablock)。如果图 1 所示。其中 Datablock 的长度取决于具体的命令，有效范围是 0 到 15byte。表 1 是帧头和帧体的结构。每个帧头块或帧体块包括 10 个比特，其中前八位是信息位，第九位是 EOM(消息结束，endofmessage),最后一位是应答位。帧头和帧体的结构相同，区别仅仅是信息位。根据 CEC 标准，CEC 信号用不同的占空比表示 Start 位，逻辑 0 和逻辑 1,如图 3 所示。3CEC 设计与实现本设计中的 CEC 模块主要包含 bitcontrolbytec

6、ontrol 以及寄存器的接口等 3 个子模块。其中 bitcontrol 主要负责比特级别的处理，比如 CEC 时序的校准,Startbit 的产生和检测，信息比特0 和 1 的产生和检测，仲裁判决等等。Bytecontrol 将 bitcontrol 接收到的比特数据，经过并行化，变成bytecontrol 的数据。同时将 bytecontrol 的数据，经过串行化，作为 bitcontrol 的输入。Bytecontrol 中包含两个 FIFQ 用户发送的 CEC 命令首先被存入到一个 TFIFO 里，经过 bytecontrol 转换到 bitcontrol,最终输出。从 CEC 总线

7、上接受到的消息，也被存入到一个 RFIFO 中，经过 bitcontrol 转换到 bytecontrol,最终被用户读出。CECregiste 门 nterface 是个寄存器读写的接口。CEC 模块总体框图如图 3 所示。CBpTHTO*3CEC模块框E3.1 BitControl 的设计根据 CEC 标准,CEC 信号用不同的占空比表示逻辑 0 和逻辑 1。为了确定是 0 还是 1,我们需要一个参考时间源，通过填写寄存器 CECTimingReferenceRegister 以产生一个 4.8ms 的时间基准。CECbitcontrol 以这个时间基准为参考，产生和检测比特级别的信号。C

8、EC 总线上同时接了很多器件，并且这些器件可以同时发起消息传递。因此，当冲突发生时,CEC 有相应的机制保证有唯一的某个器件可以单独占有总线，这就是仲裁。CEC 总线的低电平由器件驱动，高电平由一个 27kQ 的上拉电阻上拉产生。由于高电平可以被低电平覆盖，所以仲裁的结果是输出逻辑 0（逻辑 0 有更长时间的低电平）的器件获得总线。当 CE 要发送消息时，首先要查看 CEC 总线是否忙碌。如果空闲并且满足等待时间,CECbitcontrol 开始发送消息，发送消息的同时，CECbitcontrol 需要不停的检测总线数据。如果总线上的数据和发送的数据不同，表明 CEQ去仲裁（在发送 initi

9、atoraddress 期间）或者 CEC?肖息的接收端（follower）无法接受本消息（在发送 datablock 期间）。CECbitcontrol 应该设置 LOST_ARBIT 并且立刻停止发送剩余消息内容。在 CEC 发送新的消息时,CECbitcontrol 应该清除 LOST_ARBIT根据 CE的准每个 headerblock或者 datablock都包含一个响应位。 如果接收端地址不是广播地址，接收端器件通过发送逻辑 0 来响应发送端，表明一个完整的字节已经收到。如果是广播地址，接收端器件（所有连在总线上的器件）通过发送逻辑 1 来表明广播消息已被接受。对于上面情况的反面情

10、形（非广播地址时没有收到 ACK 广播地址时收到 ACK）,CECbitcontrol应该设置 NO_ACK 在 CEC 发送新的消息时，CECbitcontrol 应该清除 NO_ACK根据 CE 的准，逻辑 0 和 1 的周期在 2.05ms 到 2.75ms 之间（标准为 2.4ms）。CECbitcontrol检测总线上的信号，如果小于 2.05ms 或超过 2.75ms,CECbitcontrol 要做相应的寄存器设置。需要注意的是，错误检测不在 startbit 期间执行。如果消息是 CEC 总线发送期间发生了上述的错误,CECbitcontrol要发送长达 3.6ms 的低电平来

11、通知发送端。这种信号称为错误通知信号。同样，如果 CECbitcontrol 在总线上检测到错误通知信号，要立刻停止正在发送的消息，并且做出相应的寄存器设置。在 CEC 发送新的消息时，CECbitcontrol 应该清除相应设置。CECbitcontrol 框图如图 4 所示。图4CECbitcontrol框图3.2 ByteControl 的设计根据 CE 的准,CEC 在进行发送前要先进行地址匹配，CEC 的帧头中包括 initiatoraddress和 destinationaddress。在发送消息之前，用户首先配置寄存器，其中的 INIT_ADDR 被认为就是 CEC的逻辑地址。C

12、EC 总线上目标地址和该寄存器值匹配的，CEC 要响应消息，并且接受其后总线上的消息内容。CEC时支持 CECT功能，即对于 destination 为 0 xF 的消息，CEC&能接受，同时设置寄存器来指示。CEC 接收到发给自己白非广播消息，应该清除相应的标志。CEC 标准定义了仲裁和发送失败白重发机制和时间间隔（单位为 date）,如表 2 所示。为了便于软件重发时序控制,CECByteControl 内置一个 Counter。该 Counter 在消息结束之后自动清零， 然后每隔 0.3ms,Counter 增加 1。 一个 Databit 是 2.4ms,对应着该 Count

13、er 增加到 8。 如表 3 所示。CECbytecontrol 框图如图 5 所示。3.3 CEC 寄存器接口寄存器接口是一个握手协议接口。当进行写时，cec_ack 信号在 rab_write 信号有效后的下一个周期被设置。当进行读时，cec_ack 信号在 rab_read 信号有效后的下个周期被设置，同时将地址上的数据读出。寄存器接口协议图 6 所示。4CEC 的仿真验证设计中使用的仿真软件是 Synopsys 公司的 VCS 和 NOVAS 公司的 Verdi,并采用 FPGAS行验证。CEC 发送 1byte 的仿真波形结果如图 7 所示,CEC 接收 1byte 的结果如图 8 所示,CEC 发送和接收 15bytes 的结果如图 9 所示。5 结束语设计并实现了一个基于 FPGA 流程的 HDMICEC 模块。从协议分析、架构定义、RTL编写，到功能仿真、及 FPGA 验证，较好地满足了设计的要求，能作为一个软核在相关领域应用。参考文献,HD