集成电路系统设计实验

1、实验一 集成电路系统EDA软件使用简介（基础性实验）一 实验目的1、了解利用Quartus II 8.0 软件开发数字电路的基本流程以及掌握Quartus II软件的详细操作。2、了解使用VHDL原理图设计进行集成电路系统设计的实现方法。3、掌握Quartus II 8.0 软件开发数字电路的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。二 实验前的准备1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1.2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接

2、到核心板上的JTAG接口（核心板的第二个十针的插口）处。三 实验要求学习使用Quartus II 8.0软件，掌握VHDL文本描述和原理图描述的RTL级描述方法。四 实验内容（一）了解门电路元件库1、新建原理图设计文件，并在原理图设计文件的基础上插入各种基本门电路元件，包括与门、或门、非门、异或门等。2、利用原理图图形编辑窗，将基本门电路元件进行连接，形成布线。3、为连接好的门电路组合电路添加输入和输出端口。（二）了解逻辑电路的仿真1、保存原理图设计文件，新建时序仿真文件。2、将各端口的信号标出，并对其实施功能仿真或时序仿真。并将仿真波形写入实验报告。（三）了解原理图文件的综合和下载1、对原理

3、图文件进行综合和引脚连结。2、将对应FPGA端口连接至原理图电路端口中，并将原理图文件综合后的网表文件下载到FPGA中，进行功能验证。3、将硬件功能情况描述记录于实验报告中。实验二多选一选择器电路的设计（设计性实验）一 实验目的1、了解利用Quartus II 8.0 软件开发数字电路的基本流程以及掌握Quartus II软件的详细操作。2、了解使用VHDL原理图设计进行集成电路系统设计的实现方法。3、掌握Quartus II 8.0 软件开发数字电路的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。二 实验前的准备1、将红色的MODUL_SEL

4、拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1.2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。三 实验要求学习使用Quartus II 8.0软件，掌握VHDL文本描述和原理图描述的RTL级描述方法。四 实验内容（一）2选1多路选择器的设计1、新建原理图设计文件，并在原理图设计文件的基础上建立2选1多路选择器设计原理图文件。并保存为工程mux21a图 2选1多路选择器元件图2、对2选1多路选择器进行时序仿真，给出仿真波形，写入实验报告。（二）4选1多路选择器的设计1、新

5、建原理图设计文件，并在原理图设计文件的基础上建立4选1多路选择器设计原理图文件，保存工程为mux41a2、对4选1多路选择器进行时序仿真，给出仿真波形，写入实验报告。（三）多路选择器的硬件功能调试1、将2选1多路选择器和4选1多路选择器的设计方案进行综合、编译，并将设计方案下载到FPGA中，给出硬件工作情况，并写入实验报告。实验三一位全加器电路的设计（设计性实验）一 实验目的1、了解利用Quartus II 8.0 软件开发数字电路的基本流程以及掌握Quartus II软件的详细操作。2、了解使用VHDL原理图设计进行集成电路系统设计的实现方法。3、掌握Quartus II 8.0 软件开发数

6、字电路的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。二 实验前的准备1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1.2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。三 实验要求学习使用Quartus II 8.0软件，掌握VHDL文本描述和原理图描述的RTL级描述方法，掌握元件例化的描述方法。四 实验内容（一）双2选1多路选择器的设计1、新建双2选1多路选择器的原理图设计文件MUXK，并保存

7、工程，工程名MUXK。2、载入实验二中的2选1多路选择器的原理图文件mux21a，并将其保存为一元件（元件例化），元件文件放置于Dmux21a工程目录下。3、利用2选1多路选择器的元件，完成双2选1多路选择器的设计。4、对双2选1多路选择器的设计方案进行时序仿真，给出仿真波形，写入实验报告。图 双2选1多路选择器元件图（二）一位全加器的设计1、一位全加器可通过半加器的组合来实现。其中半加器的实现可通过原理图得到。图 半加器元件图及真值表2、建立工程f_adder，建立全加器原理图文件f_adder，建立半加器原理图文件h_adder并按照双2选1多路选择器设计中的元件例化的方法，完成一位全加器

8、的设计。图 全加器元件图3、对一位全加器的设计方案进行时序仿真，给出仿真波形图，并写入实验报告。（三）一位全减器的设计1、一位全减器可通过半减器的组合来实现。其中半减器元件功能由下述公式描述。DIFF= X XOR YS_out = （NOT X）AND Y2、建立工程f_suber，建立全加器原理图文件f_suber，建立半加器原理图文件h_suber并按照双2选1多路选择器设计中的元件例化的方法，完成一位全减器的设计。图 全加器元件图3、对一位全加器的设计方案进行时序仿真，给出仿真波形图，并写入实验报告。（四）硬件功能调试1、将双2选1多路选择器、一位全加器和一位全减器设计方案进行综合、编

9、译，将设计方案下载到FPGA中，给出硬件工作情况，并写入实验报告。实验四含时钟使能的十进制计数器的设计（设计性实验）一 实验目的1、了解利用Quartus II 8.0 软件开发数字电路的基本流程以及掌握Quartus II软件的详细操作。2、了解使用VHDL原理图设计进行集成电路系统设计的实现方法。3、掌握Quartus II 8.0 软件开发数字电路的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。二 实验前的准备1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1.2、检查JTAG

10、 TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。三 实验要求学习使用Quartus II 8.0软件，掌握VHDL文本描述和原理图描述的RTL级描述方法，掌握计数器的描述方法。四 实验内容（一）基于74390的十进制计数器的设计1、十进制计数器的设计原理，采用74390作为十进制计数器，注意74390的工作原理。图 十进制计数器的元件图2、建立工程DCNT10，建立原理图文件DCNT10，添加74390元件，完成十进制计数器的设计方案。对十进制计数器的设计方案进行时序仿真，将仿真波形写入实验报告。（二）含时钟使能的2位十进

11、制计数器的设计1、含时钟使能的2位十进制计数器的设计原理图图 含时钟使能的2位十进制计数器元件图2、修改原理图文件DCNT10，完成十进制计数器的设计方案。对含时钟使能的2位十进制计数器的设计方案进行时序仿真，将仿真波形写入实验报告。（三）含时钟使能的30进制计数器的设计1、参考含时钟使能的2位十进制计数器的设计原理图，对原理图进行修改，完成30进制计数器的设计方案。2、修改原理图文件DCNT10，完成30进制计数器的设计方案，并进行时序仿真，将仿真波形写入实验报告。（四）硬件功能调试1、将设计方案进行综合、编译，将设计方案下载到FPGA中，给出硬件工作情况，并写入实验报告。实验五编码器与译码

12、器的设计（设计性实验）一 实验目的1、了解利用Quartus II 8.0 软件开发数字电路的基本流程以及掌握Quartus II软件的详细操作。2、了解使用VHDL原理图设计进行集成电路系统设计的实现方法。3、掌握Quartus II 8.0 软件开发数字电路的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。二 实验前的准备1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1.2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心

13、板的第二个十针的插口）处。三 实验要求学习使用Quartus II 8.0软件，掌握VHDL文本描述和原理图描述的RTL级描述方法，掌握编码器与译码器的描述方法。四 实验内容（一）8421编码器的设计1、建立工程ENCODE8421，建立原理图文件ENCODE8421，添加74148元件，观察74148的功能原理图。2、完成8421编码器的设计方案，对设计方案进行时序仿真，将仿真波形写入实验报告。（二）5-24译码器的设计1、建立工程DECODE524，建立原理图文件DECODE524，添加74139元件，观察74139的功能原理图。2、完成5-24译码器的设计方案，对设计方案进行时序仿真，将

14、仿真波形写入实验报告。图 5-24译码器元件图（三）硬件功能调试1、将设计方案进行综合、编译，将设计方案下载到FPGA中，给出硬件工作情况，并写入实验报告。实验六一位8421BCD码加法器电路的设计（设计性实验）一 实验目的1、了解利用Quartus II 8.0 软件开发数字电路的基本流程以及掌握Quartus II软件的详细操作。2、了解使用VHDL原理图设计进行集成电路系统设计的实现方法。3、掌握Quartus II 8.0 软件开发数字电路的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。二 实验前的准备1、将红色的MODUL_SEL拨码

15、开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1.2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。三 实验要求学习使用Quartus II 8.0软件，掌握VHDL文本描述和原理图描述的RTL级描述方法，掌握编码加法器电路设计的方法。四 实验内容（一）8421BCD码加法器电路的设计1、用74283加法器和逻辑门设计实现一位8421BCD码加法器电路，输入输出均是BCD码，CI为低位的进位信号，CO为高位的进位信号，输入为两个1位十进制数A，输出用S表示。2、建立工程ADDER

16、8421，建立原理图文件ADDER8421，了解8421BCD码加法器电路的工作原理。3、对设计方案进行时序仿真，将仿真波形写入实验报告。（二）硬件功能调试1、将设计方案进行综合、编译，将设计方案下载到FPGA中，给出硬件工作情况，并写入实验报告。图 8421编码加法器元件图实验七7人表决电路的设计（设计性实验）一 实验目的1、了解利用Quartus II 8.0 软件开发数字电路的基本流程以及掌握Quartus II软件的详细操作。2、了解使用VHDL原理图设计进行集成电路系统设计的实现方法。3、掌握Quartus II 8.0 软件开发数字电路的基本设计思路，软件环境参数配置，时序仿真，管

17、脚分配，并且利用JTAG接口进行下载的常规设计流程。二 实验前的准备1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1.2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。三 实验要求学习使用Quartus II 8.0软件，掌握VHDL文本描述和原理图描述的RTL级描述方法。四 实验内容（一）7人表决电路的设计1、参加表决者7人，同意为1，不同意为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。2、建立工程VOTE7，建立原理图文件V

18、OTE7，了解7人表决电路的工作原理。图 表决电路参考元件图3、对设计方案进行时序仿真，将仿真波形写入实验报告。（二）硬件功能调试1、将设计方案进行综合、编译，将设计方案下载到FPGA中，给出硬件工作情况，并写入实验报告。实验八D触发器构成的循环码计数器的设计（设计性实验）一 实验目的1、了解利用Quartus II 8.0 软件开发数字电路的基本流程以及掌握Quartus II软件的详细操作。2、了解使用VHDL原理图设计进行集成电路系统设计的实现方法。3、掌握Quartus II 8.0 软件开发数字电路的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常

19、规设计流程。二 实验前的准备1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1.2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。三 实验要求学习使用Quartus II 8.0软件，掌握VHDL文本描述和原理图描述的RTL级描述方法。四 实验内容（一）D触发器构成的循环码计数器电路的设计1、用D触发器构成按循环码(000-001-011-111-101-100-000)规律工作的六进制同步计数器考虑不同状态时，D触发器输入端的值。Q2Q1Q0000001011111101100D2001110D1011000D0111100按上述真值表，给出Q2Q1Q0与D2D1D0之间的逻辑关系。2、建立工程RECYCNT，建立原理图文件RECYCNT，了解D触发器构成的循环码计数器电路的工作原理。3、对设计方案进行时序仿真，将仿真波形写入实验报告。（二）硬件功能调试1、将设计方案进行综合、编译，将设计方案下载到FPGA中，给出硬件工作情况，并写入实验报告。图 循环码电路参考元件图实验九 分频电路的设计（综合性实验）一 实验目的1、了解利用Quar