阵列除法器设计与实现

1、课 程 设 计 报 告课程设计名称：计算机组成原理课程设计课程设计题目：阵列除法器设计与实现院（系）： 计算机学院专 业： 班 级：学 号：姓 名： 指导教师：完成日期：2016年1月12日 目 录第1章 总体设计方案11.1 设计原理11.2 设计思路31.3 设计环境3第2章 详细设计方案52.1 功能模块的设计与实现52.1.1细胞模块的设计与实现52.1.2除法器模块的设计与实现72.2 仿真调试9参考文献11附 录（电路原理图）12第1章 总体设计方案1.1 设计原理在原码除法中，原码除法符号位是单独处理的，商符由两数符号位进行异或运算求得，商值由两数绝对值相除求得。原码除法中由于对

2、余数的处理不同，又可分为恢复余数法和不恢复余数法（加减交替法）。在机器操作中通常采用加减交替法，因为加减交替法机器除法时间短，操作规则。加减交替法的运算规则如下：（1）当余数为正时，上商1，余数左移一位后减去除数得下一位余数。（2）当余数为负时，上商0，余数左移一位后加上除数得下一位余数。阵列除法器是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种形式，如不恢复余数阵列除法器、补码阵列除法器等等。本实验设计的是加减交替阵列除法器。本实验利用的细胞单元是一个可控加法/减法CAS单元，利用它组成的流

3、水阵列来实现四位小数的除法。CAS单元有四个输入端、四个输出端。其中有一个控制输入端P，当P=0时，CAS作加法运算；当P=1时，CAS作减法运算。逻辑结构图如图1.1所示。图1.1 可控加法/减法（CAS）单元逻辑结构图CAS单元的输入与输出的关系可用如下逻辑方程来表示：Si=Ai（BiP）CiCi+1=(Ai+Ci)(BiP)+AiCi当P=0时，CAS单元就是一个全加器，如下：Si=AiBiCiCi+1=AiBi+BiCi+AiCi当P=1时，则得求差公式：Si=AiBiCiCi+1=AiBi+BiCi+AiCi其中有Bi=Bi1在减法中，输入称为借位输入，而称为借位输出。不恢复余数法的

4、除法即加减交替法。在不恢复余数的除法阵列中，若前一行输出的符号与被除数的符号是一致的则这一行执行加法，如果不一致则这一行执行减法。当出现不够减时，部分余数相对被除数来说要改变符号。这时应该产生一个商位“0”，除数首先沿对角线右移，然后加到下一行的部分余数上，当部分余数不改变它的符号时，即产生商位“1”，下一行的操作应该是减法。本实验就是要求用加减交替法设计阵列除法器。如下图1.2所示的就是用加减交替法设计的阵列除法器，图中每一个方框代表一个CAS单元，除数为Y0Y1Y2Y3Y4；被除数为X0X1X2X3X4。其中X0和Y0是被除数和除数的符号位，均为零，商的符号恒为零，商为0.S1S2S3S4

5、，余数为0.000YU1YU2YU3YU4YU5。被除数由顶部一行和最右边的对角线上的垂直输入线来提供，除数沿对角线方向进入阵列。由控制信号P来决定此行作加法还是除法，当P=0时，CAS作加法运算；当P=1时，CAS作减法运算。1.2 设计思路在本实验中要求输入得除数和被除数数据位均为四位，并用加减交替法来设计这个阵列除法器。这个可以用CAS单元所组成的流水阵列来实现，四位数据位加上一个符号位，一个五位除五位的加减交替除法阵列由5×5个CAS单元组成，其中两个操作数均为正。流水逻辑框图如上图1.2所示 1.3 设计环境（1）硬件环境伟福COP2000型计算机组成原理实验仪COP200

6、0计算机组成原理实验系统由实验平台、开关电源、软件三大部分组成。实验平台上有寄存器组R0-R3、运算单元、累加器等组成。COP2000计算机组成原理实验系统各单元部件都以计算机结构模型布局，系统在实验时即使不借助PC 机，也可实时监控数据流状态及正确与否, 实验系统的软硬件对用户的实验设计具有完全的开放特性，系统提供了微程序控制器和组合逻辑控制器两种控制器方式， 系统还支持手动方式、联机方式、模拟方式三种工作方式，系统具备完善的寻址方式、指令系统和强大的模拟调试功能。COP2000集成调试软件COP2000 集成开发环境是为COP2000 实验仪与PC 机相连进行高层次实验的配套软件，它通过实

7、验仪的串行接口和PC 机的串行接口相连，提供汇编、反汇编、编辑、修改指令、文件传送、调试FPGA 实验等功能，该软件在Windows 下运行。（2）EDA环境Xilinx foundation f3.1设计软件Xilinx foundation f3.1是Xilinx公司的可编程期间开发工具，该平台功能强大，主要用于百万逻辑门设计。该系统由设计入口工具、设计实现工具、设计验证工具三大部分组成。第2章 详细设计方案2.1 功能模块的设计与实现阵列除法器的底层设计包括25个CAS模块，这个CAS模块由2个或门、4个与门和3个异或门逻辑组合而成。2.1.1细胞模块的设计与实现（1） 创建细胞模块设计

8、原理图。 细胞模块原理结构图如图2.1所示。图2.1 细胞块逻辑框图（2）创建元件图形符号 为了能在图形编辑器中调用CAS芯片需要把它封装，可利Xilinx foundation f3.1编译器中的如下步骤实现：Tools=>Symbol Wizard=>下一步。其中XIN、YIN、PIN、CIN为四个输入信号，YUOUT、YOUT、POUT、COUT为四个输出信号。用其元件图形符号如图2.2所示： 图2.2 细胞元件图形符号（3）功能仿真对创建的取补模块进行功能仿真，验证其功能的正确性，可用Xilinx foundation f3.1编译器的Simulator模块实现。仿真结果如

9、图2.4所示：图2.3 细胞模块仿真结果表2.1 细胞模块真值表输入信号输出信号XINYINPINCINYUOUTYOUTPOUTCOUT111101110011001110111011111011100010101010100011110111010001100010010001110001010000000010001000将仿真结果与细胞模块的输入、输出信号真值表相对比可知，细胞模块的仿真结果正确。2.1.2除法器模块的设计与实现（1）创建除法器模块设计原理图。除法器模块原理结构如图2.4所示：图2.54 除法器原理模块框图 （2）创建元件图形符号为了能在图形编辑器中调用YANG芯片,需

10、要为除法器模块创建一个元件图形符号，可利Xilinx foundation f3.1编译器中的如下步骤实现：Tools=>Symbol Wizard=>下一步。其元件图形符号如图2.5所示： 图2.5 选择器元件图形符号（3）功能仿真对除法器模块进行功能仿真，验证其功能的正确性，可用Xilinx foundation f3.1编译器的Simulator模块实现。仿真结果如图2.6所示： 图2.6 除法器模块仿真结果图（3）功能仿真对创建的乘数补码移位寄存器模块进行功能仿真，验证其功能的正确性，可用Xilinx foundation f3.1编译器的Simulator模块实现。仿真结

11、果如图2.10所示：2.2 仿真调试仿真调试主要验证设计电路逻辑功能、时序的正确性，本设计中主要采用功能仿真方法对设计的电路进行仿真。（1）建立仿真波形文件及仿真信号选择功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数，选定的仿真信号和设置的参数如表2. 2所示。输入信号输出信号X00Y00S00YU00X11Y11S11YU10X20Y21S21YU21X31Y30S30YU31X41Y41S41YU41P1X00Y00S00YU01X11Y11S11YU11X21Y20S20YU20X31Y31S30YU30X40Y41S41YU41P1表2.2 仿真信号相关参数表

12、（2）功能仿真结果与分析仿真结果分别如图2.6所示,仿真数据结果如表2.2所示。对比图2.6和表2.2，多组功能仿真结果均正确，进而说明此电路设计的正确性。 参考文献 1 曹昕燕. EDA技术实验与课程设计M.北京：清华大学出版社，20062 范延滨.微型计算机系统原理、接口与EDA设计技术M.北京：北京邮电大学出版社，20063 王爱英.计算机组成与结构(第三版)M.北京：清华大学出版社，20064 白中英.计算机组成原理（第四版）M.北京：科学出版社，20095 唐朔飞.计算机组成原理(第二版)M.北京：高等教育出版社，20086 江国强.EAD技术习题与实验M.北京：电子工业出版社，20

13、05附 录（电路原理图） 课程设计总结：本次课程设计，我受益匪浅。当拿到课设题目后，我烦了想当然的错误，乐观的认为，题目很简单，原理很简单。但在具体实行时却遇到许多困难，对Xilinx foundation f3.1设计软件的陌生更加阻碍着我的进程。于是，我决定塌下心来好好研究原理及软件的运用。用了一天的时间将软件中的自带芯片的功能查询了一遍，基本找到需要的芯片。之后，又学习了对电路封装的方法，再后来就能灵活的操作该软件，这对整个电路的设计很有帮助。随后开始将各个部件连接到一起，这里也充满学问，不是单单的组合在一起，而是要综合考虑整体电路的节拍，以保证各个部件有序工作。没有找到现成的三选一芯片，我只好自己设计。设计的过程还真是痛苦，头脑中不断出现想法，但有一个个被现实否定，只能另寻方法。不过，功夫不负有心