VHDL复习题要点

1、一、选择题( A )1一个项目的输入输出端口是定义在：A. 实体中 B. 结构体中C. 任何位置 D. 进程体 ( B)2描述项目具有逻辑功能的是：A. 实体 B. 结构体C. 配置 D. 进程( A )3关键字ARCHITECTURE定义的是：A. 结构体 B. 进程C. 实体 D. 配置 ( D )4VHDL语言中变量定义的位置是：A. 实体中中任何位置 B. 实体中特定位置C. 结构体中任何位置 D. 结构体中特定位置 ( D )5VHDL语言中信号定义的位置是：A. 实体中任何位置 B. 实体中特定位置C. 结构体中任何位置 D. 结构体中特定位置( B )6变量是局部量可以写在：A.

2、 实体中 B. 进程中C. 线粒体 D. 种子体中 ( A )7变量和信号的描述正确的是：A. 变量赋值号是:= B. 信号赋值号是:=C. 变量赋值号是<= D. 二者没有区别( B )8. 变量和信号的描述正确的是：A. 变量可以带出进程 B. 信号可以带出进程C. 信号不能带出进程 D. 二者没有区别( )9对于信号和变量的说法，哪一个是不正确的：A. 信号用于作为进程中局部数据存储单元B. 变量的赋值是立即完成的C. 信号在整个结构体内的任何地方都能适用D. 变量和信号的赋值符号不一样( A )10下列关于变量的说法正确的是：A. 变量是一个局部量，它只能在进程和子程序中使用 B

3、. B. 变量的赋值不是立即发生的，它需要有一个延时C. 在进程的敏感信号表中，既可以使用信号，也可以使用变量D. 变量赋值的一般表达式为：目标变量名<= 表达式( C )11可以不必声明而直接引用的数据类型是：A. STD_LOGIC B. STD_LOGIC_VECTORC. BIT D. 前面三个答案都是错误的( C )12STD_LOGIG_1164中定义高阻的字符是：A. X B. xC. z D. Z ( A )13STD_LOGIG_1164中字符H定义的是：A. 弱信号1 B. 弱信号0C. 没有这个定义 D. 初始值 ( B )14使用STD_LOGIG_1164中的数

4、据类型时：A. 可以直接调用 B. 必须在库和包集合中声明C. 必须在实体中声明 D. 必须在结构体中声明 ( B )15关于转化函数说法正确的是：A. 任何数据类型都可以通过转化函数相互转化B. 只有特定类型的数据类型可以转化 C. 任何数据类型都不能转化D. 前面说法都是错误的( C )16VHDL运算符优先级说法正确的是：A. 逻辑运算的优先级最高 B. 关系运算的优先级最高C. 逻辑运算的优先级最低 D. 关系运算的优先级最低( D )17VHDL运算符优先级说法正确的是：A. NOT的优先级最高 B. AND和NOT属于同一个优先级C. NOT的优先级最低 D. 前面的说法都是错误的

5、( D )18VHDL运算符优先级说法正确的是：A. 括号不能改变优先级 B. 不能使用括号C. 括号的优先级最低 D. 括号可以改变优先级 ( B )19如果a=1,b=0，则逻辑表达式（a AND b） OR（ NOT b AND a）的值是：A. 0 B. 1C. 2 D. 不确定( B )20正确给变量X赋值的语句是：A. X<=A+B; B. X:=A+b;C. X=A+B; D. 前面的都不正确 ( )21VHDL文本编辑中编译时出现如下的报错信息，其错误原因是：Error: VHDL syntax error: choice value length must match

6、selector expression value lengthA. 表达式宽度不匹配B. 错将设计文件存入了根目录，并将其设定成工程C. 设计文件的文件名与实体名不一致D. 程序中缺少关键词( D )22在VHDL语言中，下列对时钟边沿检测描述中，错误的是：A. if clkevent and clk = 1 then B. if falling_edge(clk) thenC. if clkevent and clk = 0 then D. if clkstable and not clk = 1 then( D )23在VHDL中，可以用以下哪条语句表示检测clock下降沿：A. clo

7、ck event B. clock event and clock=1(上升沿)C. clock=0 D. clock event and clock=0( D )24VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：A. IEEE库 B. VITAL库C. STD库 D. WORK工作库( A )25VHDL常用的库是：A. IEEE        B. STDC. WORK           D.

8、PACKAGE( B )26下列语句中，不属于并行语句的是： A. 进程语句 B. CASE语句C. 元件例化语句 D. WHENELSE语句( D )27下面哪一个可以用作VHDL中的合法的实体名：A. OR B. VARIABLEC. SIGNAL D. OUT1( B )28下列关于CASE语句的说法不正确的是：A. 条件句中的选择值或标识符所代表的值必须在表达式的取值范围内B. CASE语句中必须要有WHEN OTHERS=>NULLC. CASE语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现D. CASE语句执行必须选中，且只能选中所列条件语句中的一条( D

9、)29VHDL中,为目标变量赋值符号是：A. =: B. =C. <= D. :=( B )30VHDL语言是一种结构化设计语言，一个设计实体（电路模块）包括实体与结构体两部分，结构体描述：A. 器件外部特性 B. 器件的内部功能 C. 器件的综合约束 D. 器件外部特性与内部功能。( A )31大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过_A_实现其逻辑功能：A. 可编程乘积项逻辑 B. 查找表（LUT）C. 输入缓冲 D. 输出缓冲( C )32大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是：A. FPGA是基于乘积项结

10、构的可编程逻辑器件B. FPGA是全称为复杂可编程逻辑器件C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构( D )33大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是：A. CPLD是基于查找表结构的可编程逻辑器件；B. CPLD即是现场可编程逻辑器件的英文简称；C. 早期的CPLD是从GAL的结构扩展而来；D. 在Xilinx公司生产的器件中，XC9500系列属CPLD结构；( D )34下列标识符中，哪个是不合法的标识符：A. St

11、ate0                B. 9moonC. Not_Ack_0                D. signal( D )35下列4个VHDL标识符中正确的是：A. 10#128# B. 16#E#E1C. 74HC124 D. X_16( D )36基于VHDL设计的仿真包括有门级时序仿真、行为仿真、功能仿真和前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：A. B. C. D. ( B )37基于ED

12、A软件的FPGA / CPLD设计流程为：原理图/HDL文本输入_综合适配_编程下载硬件测试：功能仿真时序仿真逻辑综合配置引脚锁定A. B. C. D. ( )38关于VHDL中的数字，请找出以下数字中最大的一个：A. 2#1111_1110# B. 8#276#C. 10#170# D. 16#E#E1( B )39下列语句中，不属于并行语句的是：A. 进程语句 B. CASE语句C. 元件例化语句 D. WHENELSE语句( D )40在VHDL语言中，下列对进程语句的结构及语法规则描述中，不正确的是：A. PROCESS为一无限循环语句B. 敏感信号发生更新时启动进程，执行完成后，等待

13、下一次进程启动C. 当前进程中声明的变量不可用于其他进程D. 进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成( C )41进程中的信号赋值语句，其信号更新是：A. 按顺序完成 B. 比变量更快完成C. 在进程的最后完成 D. 都不对二、名词解释题写出下列缩写的中文（或者英文）含义FPGA VHDL HDL CPLD PLD GAL LAB CLB LUT EDA RTL ASIC 三、简答题1简述信号与变量的区别2描述VHDL语言程序的基本结构，并简述各部分的功能3描述可编程逻辑器件的类型，并简要描述其特点4比较FPGA 与 CPLD 的异同5简述变量、信号和端口的区别6简述FPG

14、A的系统结构7简述CPLD的系统结构四、程序填空题1以下程序是十进制计数器的VHDL描述，试补充完整。LIBRARY IEEE;USE IEEE. .ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ;END CNT10;ARCHITECTURE bhv OF ISSIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS (CLK) IF THEN- 边沿检测IF

15、Q1 > 10 THENQ1 <= (OTHERS => '0'); - 置零ELSEQ1 <= Q1 + 1 ; - 加1END IF;END IF;END PROCESS ; ; - 输出END bhv;2以下程序是BCD码表示099计数器的VHDL描述，试补充完整。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE ;ENTITY cnt100b isport(clk, rst, en : in std_logic;cq: out std_logic_vector(7 downto 0); - 计数输出cout

16、: out std_logic);- 进位输出END ENTITY cnt100b; bhv of cnt100b isBEGINPROCESS (clk, rst, en) cqi : std_logic_vector(7 downto 0);BEGINif rst = '1' thencqi := ;- 计数器清零elseif then- 上升沿判断if en = '1' thenif cqi(3 downto 0) < "1001" then- 比较低4位 ;- 计数加1elseif cqi(7 downto 4) < &q

17、uot;1001" then- 比较高4位cqi := cqi + 16;elsecqi := (others => '0');end if;cqi ( ) := “0000”;- 低4位清零end if;end if; ;end if;if cqi = “ ” then- 判断进位输出cout <= '1'elsecout <= '0'end if; ;END PROCESS;END ARCHITECTURE bhv;3以下程序是多路选择器的VHDL描述，试补充完整。LIBRARY IEEE;USE IEEE.STD

18、_LOGIC_1164.ALL;ENTITY bmux ISPORT (sel : STD_LOGIC;A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);Y: STD_LOGIC_VECTOR(7 DOWNTO 0) ;END bmux;ARCHITECTURE bhv OF bmux ISBEGINy <= A when sel = '1' ;END ;4以下程序是10/4线优先编码器的VHDL描述，试补充完整。LIBRARY IEEE ;USE IEEE. .ALL;ENTITY coder IS PORT ( din : IN STD_L

19、OGIC_VECTOR( ); output : STD_LOGIC_VECTOR(3 DOWNTO 0) );END coder;ARCHITECTURE behav OF IS SIGNAL SIN : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS ( ) BEGIN IF (din(9)='0') THEN SIN <= "1001" ; ELSIF ( ) THEN SIN <= "1000" ; ELSIF (din(7)='0') THEN SIN <

20、= "0111" ; ELSIF (din(6)='0') THEN SIN <= "0110" ; ELSIF (din(5)='0') THEN SIN <= "0101" ; ELSIF (din(4)='0') THEN SIN <= "0100" ; ELSIF (din(3)='0') THEN SIN <= "0011" ; ELSIF (din(2)='0') THEN SIN

21、 <= "0010" ; ELSIF (din(1)='0') THEN SIN <= "0001" ; ELSE ; ； END PROCESS ； ；END behav;五、程序分析题1以下程序是四选一数据选择器的VHDL描述，请分析程序并画出原理图或详述其功能LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY multi_4v IS         PORT(S    

22、   : IN   STD_LOGIC_VECTOR (1 DOWNTO 0);         A,B,C,D  : IN   STD_LOGIC;                       Y  : OUT  ST

23、D_LOGIC);END multi_4v;ARCHITECTURE a OF multi_4v ISBEGINPROCESS    BEGINIF (S="00") THEN         Y <= A;     ELSIF (S="01") THEN         Y <= B;   &#

24、160;  ELSIF (S="10") THEN         Y <= C;      ELSIF (S="11") THEN         Y <= D;      END IF;   END PROCESS;END a;2下面是同步清零可逆计数器

25、的程序，请分析程序并画出原理图或详述其功能LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY countud IS PORT(clk  :IN STD_LOGIC;          clr   :IN STD_LOGIC;          dire :IN STD_LOGIC; 

26、;         q :BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0);END countud;ARCHITECTURE a OF countud ISBEGIN       PROCESS(clk)       BEGIN          IF clk'event AND clk='

27、1' THEN         IF clr='0' THEN              q<="00000000"                ELSIF dire='1' THE

28、N  q<=q+1;                ELSE                 q<=q-1;               

29、 END IF;       END IF;    END PROCESS;END a；3以下程序是上升沿计数器的VHDL描述，请分析程序并画出原理图或详述其功能LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY three ISPORT(clk,d : INSTD_LOGIC; Dout : OUTSTD_LOGIC );END;ARCHITECTURE bhv OF three ISSIGNAL tmp: STD_LOGIC;BEGINP1:PRO

30、CESS(clk)BEGINIF rising_edge(clk) THENTmp <= d;dout <= tmp; END IF;END PROCESS P1;END bhv; 六、程序阅读理解题1以下程序能实现加和减功能的计数器，请在划线空白处注释该句的功能Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all;Entity up_down is Port(clk,rst,en,up:instd_logic; Sum:outstd_logic_vector(2 downto 0);C

31、out:outstd_logic);End up_down;Architecture a of up_down is Signal count:std_logic_vector(2 downto 0); BeginProcess(clk,rst) BeginIf rst=0 thenCount<=(others=>0) ; Elsif rising_edge(clk) then If en=1 then Case up isWhen 1 => count<=count+1; When others =>count<=count-1; End case;End if;End if;End process;Sum<=count; Cout <=1 when en=1 and (up=1 and count=7) or (up=0 and count=0) else 0; End a; 2仔细阅读下列程序，回答问题LIBRARY IEEE;- 1USE IEEE.STD_LOGIC_1164.ALL;- 2ENTITY LED7SEG IS- 3PORT (A : IN STD_LOGIC_VECTOR(3 DOWNTO 0);- 4CLK