数字逻辑(第四版)复习大纲

1、第一章 数和编码第一节 数制及其转换一、数字信号(Analog Signal)与模拟信号(Digital Signal)我们日常生活中接触的数据有两种：模拟数据和数字数据。模拟数据(Analog Data)是由传感器采集得到的连续变化的值，例如温度、压力，以及目前在电话、无线电和电视广播中的声音和图像。 数字数据(Digital Data)则是模拟数据经量化后得到的离散的值，例如在计算机中用二进制代码表示的字符、图形、音频与视频数据。目前，ASCII美国信息交换标准码(American Standard Code for Information Interchange)已为ISO国际标准化组织

2、和CCITT国际电报电话咨询委员会所采纳，成为国际通用的信息交换标准代码，使用7位二进制数来表示一个英文字母、数字、标点或控制符号；图形、音频与视频数据则可分别采用多种编码格式。 1、模拟信号与数字信号 不同的数据必须转换为相应的信号才能进行传输：模拟数据一般采用模拟信号，例如用一系列连续变化的电磁波(如无线电与电视广播中的电磁波)，或电压信号(如电话传输中的音频电压信号)来表示；数字数据则采用数字信号，例如用一系列断续变化的电压脉冲(如我们可用恒定的正电压表示二进制数1，用恒定的负电压表示二进制数0)，或光脉冲来表示。 当模拟信号采用连续变化的电磁波来表示时，电磁波本身既是信号载体，同时作为

3、传输介质；而当模拟信号采用连续变化的信号电压来表示时，它一般通过传统的模拟信号传输线路(例如电话网、有线电视网)来传输。 当数字信号采用断续变化的电压或光脉冲来表示时，一般则需要用双绞线、电缆或光纤介质将通信双方连接起来，才能将信号从一个节点传到另一个节点。 2、模拟信号与数字信号之间的相互转换 模拟信号和数字信号之间可以相互转换：模拟信号一般通过PCM脉码调制(Pulse Code Modulation)方法量化为数字信号，即让模拟信号的不同幅度分别对应不同的二进制值，例如采用8位编码可将模拟信号量化为28=256个量级，实用中常采取24位或30位编码；数字信号一般通过对载波进行移相(Pha

4、se Shift)的方法转换为模拟信号。 计算机、计算机局域网与城域网中均使用二进制数字信号，目前在计算机广域网中实际传送的则既有二进制数字信号，也有由数字信号转换而得的模拟信号。但是更具应用发展前景的是数字信号。二、数制（Numeration System）对于日常生活中的数值，必须有一个约定俗成的写法和读法，数值的这一约定俗成的写法和读法叫数制。常用的数制是进位计数制，简称进位制，即按进位方式实现计数的制度。进位计数制包括两个基本的因素：基数和位权。基数：是计数制中所用到的数码的个数。基数为N的计数制中，包含0，1，N-1等数码，进位规律是“逢N进一”，每个数位计满N就向高位进1。位权：在

5、一个进位计数制表示的数中，处在不同数位的数码，代表着不同的数值，某一个数位的数值是由这一位数码的值乘上处在这位的一个固定常数。不同数位上的固定常数称为位权值，简称位权。所以一个数的值为基数乘以位权的累加和。1、二进制（Binary）采用“逢十进一”的计数制为十进制（Decimal），同样采用“逢二进一”的计数制为二进制。在计算机中常采用的进位计数制有二进制、八进制（Octal）和十六进制（Hexadecimal）。二进制中基数只有两个：0和1。二进制的运算规则是：加法：0+0=0 0+1=1 1+0=1 1+1=10 乘法：0*0=0 0*1=0 1*0=0 1*1=1 八进制的基数为：0，1

6、，7十六进制的基数为：0，1，9，A，B，C，D，E，F为了区分各种进制通常采用：（10）2，（10）10，（10）8，（10）16或（10）B， （10）D ，（10）O ，（10）H 2、数制转换十进制和二进制之间的转换：二进制转换十进制（1011.101）2 =（11.625）10 ，（1011.101）2 =1*23 + 0*22 + 1*21 + 1*20 + 0*2-1 + 1*2-2 + 1*2-3=8 + 0 + 2 + 1 + 0.5 + 0 + 0.125=11.625整数十进制转换二进制：采用除2倒排余数例 （13）10 =（1101）22 132 6 12 3 01 1

7、 10 1小数十进制转换二进制：采用乘2取进位例 （0.6875）10 =（0.1011）2 06875 * 2 = 1.375 = 1 + 0.3750.375 * 2 = 0.75 = 0 + 0.750.75 * 2 = 1.5 = 1 + 0.5 0.5 * 2 = 1 = 1 + 0因为余数为0.0，运算结束二进制转换八进制、十六进制由于十六进制数可以用四位二进制数表示，所以二进制数转换十六进制数时，只需把二进制数四位一组，直接转换即可。同理，十六进制数转换成二进制数也只需把每一位十六进制数直接转换成四位二进制数即可。（10000110001.1011）2 =（2061.54）8 =

8、（431.B）16第二节 真值与机器数一、真值带有正负符号的二进制数称真值。X = +1011 Y = -0010二、机器数把真值的“+”，“-”机器化，即用“0”表示“+”，用“1”表示“-”，这样的数称为机器数，这种数据表示法便于在计算机中表示。X = 01011 Y = 10010三、原码原码是一种机器数的表示法。它约定：对于一个正数，用“0”表示它的符号，后面的数值部分就是它的二进制数；对于一个负数，用“1”表示它的符号，后面的数值部分就是它的二进制数。 X原 = 01011 Y原 = 10010四、反码反码是一种机器数的表示法。它约定：对于一个正数，用“0”表示它的符号，后面的数值部

9、分就是它的二进制数；对于一个负数，用“1”表示它的符号，后面的数值部分就是它的二进制数（即原码）逐位变反（即“0” 变“1” ，“1”变“0” ）。X反 = 01011 Y反 = 11101五、补码（Complement）补码是一种机器数的表示法。它约定：对于一个正数，用“0”表示它的符号，后面的数值部分就是它的二进制数；对于一个负数，用“1”表示它的符号，后面的数值部分就是它的二进制数（即原码）逐位变反，然后加1。 X补 = 01011 Y补 = 11110对负的补码进行还原的时候仍然采用数值位逐位变反，然后加1的方法。第三节 编码与基本逻辑运算一、常见编码1、8421码8421码是一种用二

10、进制表示十进制的编码方式，由于是用四位二进制数表示一个十进制数，二进制数的四个位权是8、4、2、1，因此得名。8421码的编码范围是：00001001。2、2421码2421码也是一种用二进制表示十进制的编码方式，但二进制数的四个位权是2、4、2、1，通常2421码的编码形式是对9互补，2421码的编码范围是：00000100，10111111。3、余3码在8421码的基础上，逐个数加3。8421码和2421码的编码方式与他们的位权有关，所以统称为有权码，而余3码则是一种无权码。余3码的编码范围是：00111100。4、格雷码（Gray Code）格雷码是一种特殊的编码形式，其特点是：任意两个

11、相邻的数，其格雷码只有一位有差别。格雷码是无权码。二进制数转换格雷码的规则是：格雷码的第i位（Gi）是二进制数的第i位（Bi）和第i+1位（Bi+1）的模2和 ,即 Gi = Bi Bi+1 ,如果Bi 为最高位，则Bi+1 =0。格雷码转换成二进制数的规则是：Bn = Gn ，Bn 和 Gn 分别表示二进制数和格雷码的最高数和格雷码的最高位；Bi = Bi+1 Gi 说明：模2加运算符号：“”， 模2加运算规则：0 0 = 0 0 1 = 1 1 0 = 1 1 1 = 0二进制8421码2421码余3码格雷码00000000000001110001001022001100113300010

12、010044101100101520111011063010101117401001000851100100196110110107111110115811101100691010110171011111081001111191000二、基本逻辑运算及其门电路1、与运算（逻辑乘）和与门（AND Gate）电路逻辑符号逻辑表达式：F=AB（也记为F=AB）真值表 A B F 0 0 0 1 1 0 1 100012、或运算（逻辑加）和或门（OR Gate）电路逻辑符号逻辑表达式：F=A +B真值表 A B F 0 0 0 1 1 0 1 101113、非运算和非门（NOT Gate）电路逻辑符号

13、：逻辑表达式：F=真值表 A F 0 1 10三、TTL门电路1、 与非门（NAND Gate） 逻辑符号： 逻辑表达式：F= 真值表 A B F 0 0 0 1 1 0 1 111102、或非门（NOR Gate） 逻辑符号逻辑表达式：F=真值表 A B F 0 0 0 1 1 0 1 110003、异或门（Exclusive OR Gate）逻辑符号逻辑表达式：F= A B = B + A真值表 A B F 0 0 0 1 1 0 1 101104、同或门（Exclusive NOR Gate）逻辑符号逻辑表达式：F= A B = + AB真值表 A B F 0 0 0 1 1 0 1 1

14、10015、三态门除了以上常见逻辑门以外，还有一种三态门。三态门有一个控制端，通过控制端可以使三态门的输出状态为：0态、1态和高阻态。下面是一个带三态输出的与非门电路。真值表CSA BL1 0 0 0 1 1 0 1 111100d d高阻四、正负逻辑问题正逻辑规定：高电平为逻辑1，低电平为逻辑0；负逻辑规定：高电平为逻辑0，低电平为逻辑1。因此正逻辑的与非运算和负逻辑的或非运算等效，正逻辑的与运算和负逻辑的或运算等效。第二章 逻辑代数及逻辑函数的化简第一节 逻辑代数基础一、逻辑代数(Boolean Algebra)一个非空集合连同若干个定义在该集合上的运算所组成的系统称为代数系统。1847年

15、，英国数学家乔治布尔创立一个代数系统，此代数系统有一个非空集合，同时定义在此集合上的运算有三种，“ ” ，“+” ，“”（与、或、非），集合对于运算是封闭的，此代数系统称为逻辑代数（又称布尔代数）。1938年，克劳德香农将布尔代数应用于电话继电器的开关电路，即集合为0，1，形成了二值布尔代数。数字逻辑就是研究这种二值布尔代数表示的电路开关关系。设某一逻辑网络的输入逻辑变量为A1，A2，An，输出逻辑变量为F，当A1，A2，An，的取值确定后，F的值就被唯一确定下来，则称F是A1，A2，An，的逻辑函数，记为：F=f（A1，A2，An）通常情况，逻辑函数有三种表示方法：逻辑表达式(Logical

16、 Expression)、真值表(Truth Table)和卡诺图(Karnaugh Map)。逻辑表达式是由逻辑变量和“与”、“或”、“非”三种运算符所构成的算式，这是一种用公式表示逻辑函数的方法。 真值表是由逻辑变量的所有可能取值的组合及其对应的逻辑函数值所构成的表格，这是一种用表格表示逻辑函数的方法。卡诺图是由表示逻辑变量的所有可能组合的小方格所构成的图形。对于两个函数：F=f（A1，A2，An）和 G=g（A1， A2， An）如果对应于A1， A2， An的任何一组取值，F和G的值都相同，则称F=G，即这两个函数相等。简言之，如果F和G有相同的真值表，则F=G。二、逻辑代数基本公式和

17、规则1、基本公式逻辑函数与数学的函数一样，只是函数值不是“1”就是“0”，运算只有与、或、非三种。和数学函数一样，函数间也有相等的关系，对于逻辑函数相等，就是列出的真值表是相同的，即真值表相同的两个函数一定相等。交换律： A B = B A A + B = B + A结合律： A （B C） = （A B） C A + （B + C） = （A + B） + C分配律： A （B + C） = AB + AC A + （B C） = （A+B） （A+C）吸收律： A + B = A + B A （ + B） = A B A + AB = A A （A + B） = A反演律（德 摩根律）：

18、= + = 包含律： A B + C + BC = AB + C （A+B）（ + C）（B+C）=（A+B）（ + C）对合律： = A重叠律： A + A = A A A = A互补律： A = 0 + A = 10-1律： 0 A = 0 0 + A = A 1 A = A 1 + A = 12、逻辑代数规则代入规则：任何一个含有变量X的等式，如果将所有出现X的位置，都代之以一个逻辑函数F，此等式仍然成立。反演(Inversion)规则：当已知一个逻辑函数F，要求时，只要把F中所有的“ ”变成“+”，“+”变成“ ”，“0”变成“1”，“1”变成“0”，原变量变成反变量，反变量变成原变量

19、，即得 F 。对偶规则：当已知一个逻辑函数F，如果把F中所有的“ ”变成“+”，“+”变成“ ”，“0”变成“1”，“1”变成“0”，即得 F的对偶式F。第二节 逻辑函数化简法一、逻辑函数的变换对于同一个函数常常有多种不同的写法，这些不同的写法之间的变化称为逻辑函数的变换。逻辑函数的化简是一种特殊的函数变换。二、“与或”式和“或与”式多个逻辑变量进行与运算我们称之为与项，多个逻辑变量进行或运算我们称之为或项。几个与项相或构成的式子我们称之为与或式；几个或项相与构成的式子我们称之为或与式。由于函数有相等的关系，所以对于同一个函数来说，它可以有多种表示方式，其中最常见的函数表达方式是以与或式的形式

20、表示。对于任意一个与或式，一定有一个或与式和它对偶。三、最小项(Minterm)和最大项(Maxterm)对于n个变量的逻辑函数来说，它的与项如果包含n个文字，即每个变量以原变量或反变量的形式出现一次且仅出现一次，那么这个与项称为该逻辑函数的最小项。对于n个变量的逻辑函数来说，它的或项如果包含n个文字，即每个变量以原变量或反变量的形式出现一次且仅出现一次，那么这个或项称为该逻辑函数的最大项。四、公式法化简函数的化简是指把函数化为最简的与或式，其判断标准是：1、与项的个数最少2、每个与项中变量的个数最少例1L = AB + A + C + B + D + B + ADE（F+G） = A （B

21、+）+ C + B + D + B + ADE（F+G）= A （B C）+ C + B + D + B + ADE（F+G） = A + C + B + D + B + ADE（F+G） = A + C + B + D + B = A + CD + C + B +D + B + BC= A + B +D + C例2F = （ + D）（ + D + A + G）（C + E）（ + G）（A + E + G） F = D + DAG + CE + G + AEG = D + CE + G + AEG = D + CE + G F= （ + D）（C + E）（ + G）五、卡诺图化简法卡诺图

22、是逻辑函数的一种表示形式，由于一个逻辑函数一定可以写成由若干个最小项构成的形式，并且一个逻辑函数化成的最小项表达式是唯一的，那么我们可以通过对相邻最小项的合并，来完成函数的化简。卡诺图化简法就是遵循这个原则。卡诺图化简法和公式化简法在功能上的等效的，但是使用卡诺图化简法更直观，更有利于初学者掌握。利用卡诺图化简的步骤：1、将逻辑函数写成最小项表达式。2、画出卡诺图，在卡诺图中填写逻辑函数中出现的最小项。3、合并相邻最小项成一个与项。4、将各个合并与项相或。合并最小项时注意：1、合并的最小项一定是2n 个最小项(形状矩形)2、相邻包括上下底边相邻，左右边相邻，四角相邻3、同一小格可以被多次合并，

23、但每次合并时，一定要有一个小格没有被合并过4、 合并的小格尽可能多，合并的项尽可能少。例1：F（A，B，C，D）=m（0，5，7，8，9，10，11，14，15）F = A + AC + B D + 例2：F（A，B，C，D）= m（0，1，5，7，8，11，14）+ d（3，9，12，15）F = D + + C D + ABC第三章 组合逻辑电路第一节 组合逻辑电路的分析一、逻辑电路逻辑电路分为组合逻辑电路(Combinational Logic Circuit)和时序逻辑电路(Sequential Logic Circuit)。组合逻辑电路是由门电路组合而成的逻辑电路，它的输出与当时的输

24、入逻辑状态有关，而和电路过去的状态无关。时序逻辑电路是由具有记忆能力的电路和门电路组成的逻辑网络，它的输出与当时的输入逻辑状态有关，而且和电路过去的输入状态有关。二、组合逻辑电路的分析步骤1、根据电路列出输出端逻辑表达式2、化简或变换逻辑表达式3、列出真值表4、指出电路的逻辑功能例1 逻辑表达式F = = = (+AB)(+AB) = + AB = A B真值表 A B F 0 0 0 1 1 0 1 11001功能：同或门等效电路。第二节 组合逻辑电路的设计一、组合逻辑电路的设计步骤：1、确定设计电路的输入输出变量2、根据输入输出的关系列出真值表3、根据真值表得出函数的表达式，并对其进行化简

25、和变换4、根据表达式画出电路图例1设计一个四位二进制数转格雷码的电路。解：电路有四个输入（X3 、X2 、 X1 、 X0）表示二进制数，四个输出（Y3 、Y2 、 Y1 、Y0）表示格雷码，根据它们的转换关系列出真值表X3 X2 X1 X0Y3 Y2 Y1 Y00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00 0 0 10 0 1 10 0 1 00 1 1 00 1 1 10 1 0 10 1 0 0

26、1 1 0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11 0 0 0得到函数表达式Y3 = m（8，9，10，11，12，13，14，15）= X3Y2 = m（4，5，6，7，8，9，10，11）= X3 + X2 = X3 X2Y1 = m（2，3，4，5，10，11，12，13）= X2 + X1 = X2 X1Y0 = m（1，2，5，6，9，10，13，14）= X1 + X0 = X1 X0电路：例2设计一个四位二进制数转格雷码的电路。解：电路有四个输入（X3 、X2 、 X1 、 X0）表示格雷码，四个输出（Y3 、Y2 、 Y1 、Y

27、0）表示二进制数，根据它们的转换关系列出真值表X3 X2 X1 X0Y3 Y2 Y1 Y00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00 0 0 10 0 1 10 0 1 00 1 1 10 1 1 00 1 0 00 1 0 11 1 1 11 1 1 01 1 0 01 1 0 11 0 0 01 0 0 11 0 1 11 0 1 0得到函数表达式Y3 = m（8，9，10，11，12，13，1

28、4，15）= X3Y2 = m（4，5，6，7，8，9，14，15）=X3 + X2 = X3X2Y1 = m（2，3，4，5，8，9，14，15）= X1 +X2 + X3 + X3X2X1 = X3X2 X1Y0 = m（1，2，4，7，8，11，13，14） = X3X2X1 X0电路：第三节 竞争与冒险一、定义：同一门电路的不同输入端的输入信号不同时进入门电路的现象称为竞争(Race)；由竞争产生的干扰现象称为冒险(Hazard)。二、产生原因：由于门电路的延迟造成的。它分成静态和动态。三、判断方法：当电路中出现 F = A 或 F = A + 时，出现竞争冒险。四、消去方法：增加冗余

29、项。例如：F = A C + B 一定产生竞争冒险，改成 F = AC + B + AB第四节 常用逻辑功能器件一、译码器(Decoder)译码器是计算机常用的器件之一，其功能是将具有特定含义的二进制数进行辨别，并转换成控制信号。在计算机中常用译码器实现对指令操作码的译码工作和对存储器单元地址的译码工作。译码器通常有可以分为两种：一种是将一系列代码转换成与之一一对应的有效信号，另一种是将一种代码转换成另一种代码。此处介绍的是第一种译码器。1、2-4译码器简单2-4译码器电路图逻辑函数表达式 F3 = A BF2 = A F1 = BF0 = 真值表 A B F3 F2 F1 F0 0 0 0

30、1 1 0 1 10 0 0 10 0 1 00 1 0 01 0 0 02、74LS138译码器74138电路图请参考教材135页图4.2.3根据电路得出：设X = G1 ；当 G1=1 G2A=0 G2B = 0 时，74LS138工作。Y7 = Y6 = Y5 = Y4 = Y3 = Y2 = Y1 = Y0 = 在使用74LS138时注意：74LS138是一个38译码器它有三个引脚G1，G2A，G2B做片选，即当 G1G2AG2B =100时，74LS138工作。它是低电平有效，即总是一个输出引脚为低电平，其他输出引脚为高电平。输入顺序CBA。例如CBA=011时，Y3 = 0 ，其他

31、都为1。二、编码器（Encoder）编码器是计算机常用的器件之一，其功能是将一组数据信息转换成一个特定的代码。1、4-2 编码器简单4-2 编码器电路图逻辑函数表达式Y1 = I3I2I1I0 + I3Y0 =I1 + I3真值表 I3 I2 I1 I0 Y1 Y00 0 0 10 0 1 00 1 0 01 0 0 00 0 0 1 1 0 1 1 2、优先权（Priority）编码器74148通过简单的4-2 编码器电路我们发现，如果在某时刻有多个输入为1的时候，编码器的输出端就无法指示输入方向，因此真正应用的编码器必须带有优先权，即优先权编码器。所谓优先权就是给每个输入端设置一个权值，当

32、有多个输入出现时，输出端指示输入优先权最高的输入方向。74148电路图请参考教材129页图4.1.3根据电路图得：A2 = EI + I7I6 I5I4A1 = EI + I7I6 + I7I6 + I7I6I3I2A0 = EI + I7 + I7I5 + I7I5I3+ I7I5I3I1EO= EI + + + + + + GS = EI + I7I6I5I4I3I2I1I0由此可知，EI是一个片选信号，EI=0，74LS148工作。当EI=0时，输入端In中的一个为0，其他都为1时，GS=0，EO=1当 I7 = 0，其他端为1时， A2A1A0 = 000当 I6 = 0，其他端为1时

33、， A2A1A0 = 001当 I5 = 0，其他端为1时， A2A1A0 = 010当 I4 = 0，其他端为1时， A2A1A0 = 011当 I3 = 0，其他端为1时， A2A1A0 = 100当 I2 = 0，其他端为1时， A2A1A0 = 101当 I1 = 0，其他端为1时， A2A1A0 = 110当 I0 = 0，其他端为1时， A2A1A0 = 111当有多个输入端为0时，输出的结果以输入端标号最大的为准，因此称之为优先权编码器。当 EI=0，输入全1时，GS=1，ES=0，A2A1A0 = 111由于74LS148的输入以0 为准，输入全1 是一种不工作的无效状态，所以

34、GS是74LS148的工作状态标志，GS=1表示 74LS148非正常工作。EO是级联端，如果两片74LS148级联工作，高位的EO连入低位的EI。三、数据分配器数据分配器是将一个数据源来的数据根据需要送到多个不同的通道上去，以实现数据分配功能的逻辑电路。通常，数据分配器是由译码器构成的。如图是一个4线的数据分配器，它是由一个2-4译码器构成的。数据分配器事实上只有一个输入X，而S1和S0是两个控制端，通过S1和S0的情况来决定X的数据从哪一个输出端输出。F3 = X S1 S0；当S1S0 = 11时，F3 = X F2 = X S1；当S1S0 =10时，F2 = X F1 = XS0；当

35、S1S0 = 01时，F1 = X F0 = X；当S1S0 = 00时，F0 = X4路数据分配器四、数据选择器（Multiplexer）74151数据选择器是一种通过选择，把多个数据源中的一个传送到公共数据通道上，以实现数据选择功能的逻辑电路，它与数据分配器正好相反。74151是一个8路的数据选择器（74151电路图请参考教材145页图4.3.3）。根据电路得出：Y = CBA D7+CBD6+CAD5+CD4 +BA D3+BD2+AD1+D0此数据选择器事实上有八个输入，分别是D7、D6、D5、D4、D3、D2、D1和D0，而C、B和A是控制端，通过控制端来决定Y将输出哪一个输入端的数

36、据，而G是一个片选信号，由G的情况决定数据选择器是否工作。当G=1时，Y=0，数据选择器不工作；当G=0时，数据选择器工作。五、数据比较器（Comparator）数据比较器是将两个数据进行比较的逻辑电路。如图是一个一位的数据比较器。它有两个输入和三个输出，其中输入端送入将进行比较的两个数据，输出端分别表示FAB，FA=B， F AB。六、加法电路1、半加器（Half Adder）S = = A + B = B + A = AB C=AB真值表A BC S0 00 11 01 10 00 10 11 02、全加器（Full Adder）Ci = Ai Bi +Ai Ci-1 +Bi Ci-1Si

37、 = Ai Bi Ci-1真值表Ai Bi Ci-1Ci Si 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 0 0 0 1 0 1 1 00 1 1 0 1 0 1 13多位数加法器串行进位加法器 通过对一位全加电路的学习我们知道，一位全加器有三个输入（被加数、加数、低位向本位的进位）和两个输出（本位向高位的进位、和），如果要进行多位二进制数相加，则需要多个全加器，电路如下图。由图可知，此种形式的多位加法器要计算出每位向其高位的进位才能使加法器顺利工作，而在实际情况中，我们常常只关心最高位的进位，那么能否有办法解决这一问题呢？并行进位加法器对于在多位加法器

38、中的某一个全加器来说，它的输入分别可以记为Ai、Bi、Ci-1，输出可以记为Si、Ci，那么全加器的电路就可以表示为： Si = AiBiCi-1 Ci = AiBi + ( AiBi )Ci-1 设Gi = AiBi， Pi = AiBi则C0 = G0 + P0C-1 C1 = G1 + P1C0= G1 + P1 （G0 + P0C-1 ）= G1 + P1G0 + P1P0C-1 C2 = G2 + P2G1 + P2P1G0 + P2 P1P0C-1C3 = G3 + P3G2 + P3P2G1 + P3P2P1G0 + P3P2 P1P0C-1 由于C3的表达式与其他Ci无关，电路

39、运算速度得到大幅提高，所以具有以上电路特点的多位加法器被称为超前进位加法器（Carry Lookahead Adder），具体电路可参考教材160页图4.5.5，74283的电路图。第四章 时序逻辑电路第一节 触发器（Flip Flop）触发器是一种有记忆功能的电子器件，它有两个输出端分别记为Q和，触发器内部的反馈电路使得触发器的两个输出总是保持相反的，即当 Q=0 时，则=1，当Q=1时，=0。当 Q=0 时称触发器处在“0”状态，当 Q=1 时称触发器处在“1”状态。通常，我们把触发器由一种状态变化成另一种状态的过程称为触发器的翻转。触发器翻转前的状态称为现态，记为Q/Qn，触发器翻转后的

40、状态称为次态，记为Qn+1。 在实际工作中，触发器分为上升沿触发的边沿触发器和下降沿触发的主从触发器。一、基本RS触发器基本RS触发器是一种最简单的触发器，熟练掌握基本RS触发器的特点，有利于对其他类型的触发器的理解。1、电路2、逻辑符号3、次态真值表R S Q nQn+10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1dd0011014、触发器次态方程Qn+1 = + RQ n = 0 说明：基本RS触发器R称为复位端，当R=0，触发器状态为0；S 称为置位端，当S=0，触发器状态为 1。二、标准RS触发器标准RS触发器是一种触发器。在实际工作中，常要求触发器

41、在规定时刻按照各自输入信号所决定的状态同步触发翻转，因此基本RS触发器就需要外加一个时钟脉冲信号CP（Clock Pulse），以实现这一功能。1、电路2、逻辑符号 3、次态真值表R S Q nQn+10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1011100dd4、触发器次态方程Qn+1 = S + Q n RS = 0 5、触发器状态转换图 三、D触发器D触发器是一种常用触发器。由于标准RS触发器在工作过程中，当RS=11时，将出现无法预测触发器次态的情况，使得标准RS触发器的应用范围受到了限制，而D触发器能够有效的克服这一缺点。下面我们学习一下最基本的D

42、触发器的工作原理，由此引申出边沿D触发器的工作原理。（边沿D触发器的逻辑图见教材189页图5.1.10）1、 电路2逻辑符号3、次态真值表D Q nQn+10 00 11 01 100114、触发器次态方程Qn+1 = D5、触发器状态转换图四、JK触发器JK触发器也是一种常用触发器，也可以克服标准RS触发器缺点。下面我们学习一下最基本的JK触发器的工作原理，由此引申出主从JK触发器的工作原理。（主从JK触发器的逻辑图见教材193页图5.2.3）1、电路2、逻辑符号3、次态真值表J K Q nQn+10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10100111

43、04、触发器次态方程Qn+1 = J + Q5、触发器状态转换图 五、T触发器 将JK触发器的输入端连在一起就构成T触发器。1、次态真值表T Q nQn+10 00 11 01 101102、触发器次态方程Qn+1 =T + Q = TQ3、触发器状态转换图第二节 同步时序逻辑电路的分析时序逻辑电路的特点是：电路在任何时刻产生的稳定输出信号，不仅取决于该时刻的电路输入信号，还取决于电路过去的输入信号。因此，电路中不仅要有组合逻辑电路，还要有具有记忆功能的逻辑器件触发器，由于触发器的现态可以反映电路过去的输入情况，所以时序逻辑电路的特点可以简单概括为：电路的输出与该时刻的输入和现态有关。 x Z

44、 组合电路 y W 存储电路 Z：表示时序电路的输出；x：表示时序电路的输入；W：表示时序电路的内部输出；y：表示时序电路的内部输入，即现态。时序逻辑电路写成函数的形式可以写为：Z = f(x,y)，称为输出函数W = g(x,y)，称为激励函数时序逻辑电路有可以分为：同步时序逻辑电路（Synchronous Sequential Logic Circuit）和异步时序逻辑电路（Asynchronous Sequential Logic Circuit）。一、同步时序逻辑电路的分析的步骤1、列出电路中的输出函数和激励函数2、根据激励函数列出触发器的次态方程3、根据输出函数和次态方程列出次态真值表4、根据次态真值表画出电路的状态图和状态表5、描述电路特征，说明功能二、例题例1模4可逆计数器 输出函数：Z = Q1 Q0 激励函数：J1 = K1 = X Q0 J0 = K0 = 1触发器的次态方程：Q1n+1 = J1+ Q1= X Q0 Q1Q0n+1 = J0+ Q0= 次态真值表：X Q1 Q0Z Q1n+1 Q0n+10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 1 0 1 0 0 1 1 1 0 00 1 1 0 0 00 0 1 1 1 0状态表： XQ1Q0010001/01