2009考研组成原理试题及答案解析

1、2009年全国硕士研究生入学统一考试计算机科学与技术学科联考计算机学科专业基础综合试题一、单项选择题：140小题，每小题2分，共80分。下列每题给出的四个选项中，只有一个选项是最符合题目要求的。（110小题为数据结构（20分），1122小题为计算机组成原理（24分），2332小题为操作系统（20分），3340小题为计算机网络（16分）。）11 .冯?诺依曼计算机中指令和数据均以二进制形式存放在存储器中,CPU区分它们的依据是A.指令操作码的译码结果B.指令和数据的寻址方式C.指令周期的不同阶段D.指令和数据所在的存储单元解析：答案为Co本题的考点为指令执行步骤分为取指、分析指令和执行指令三个阶

2、段，在取指期间取来的是指令，它用来告知计算机运行功能和执行步骤的命令信息；在执行指令期间取出的数据，它是计算机加工处理的“原材料”。12 .一个C语言程序在一台32位机器上运行。程序中定义了三个变量X、Y和Z,其中X和Z为int型，Y为short型。当X=127,Y=9时，执行赋值语句Z=X+Y后，X、Y和Z的值分别是A. X=0000007FH,Y=FFF9H,Z=00000076HB. X=0000007FH,Y=FFF9H,Z=FFFF0076HC. X=0000007FH,Y=FFF7H,Z=FFFF0076HD. X=0000007FH,Y=FFF7H,Z=00000076H解析：答

3、案为Do本题的考点为数制转换、数据的补码表示、补码加法运算（当两个位数不同的补码数相加时，需要先进行符号扩展，对齐位数）凶补=0000007FH（32位整数，运算后其值不变）YFFF7H（16位，运算后其值不变）X+Y补=0000007FH+FFFFFFF7H=00000076H13 .浮点数加、减运算过程一般包括对阶、尾数运算、规格化、舍入和判溢出等步骤。设浮点数的阶码和尾数均采用补码表示，且位数分别为5位和7位（均含2位符号位）。若有两个数X=27X29/32,Y=25X5/8,则用浮点数加法计算X+Y的最终结果是A.001111100010B,001110100010C.01000001

4、0001D.发生溢出解析：答案为Do本题的考点为数制转换、浮点数补码表示及相加的步骤、重点考查浮点数补码规格化及判溢出。X=27X29/32=27X0.11101况001110011101Y=25X5/8=25X0.10100B=001010010100（1） 对阶（小阶向大阶看齐）：Y=001110000101（2） 尾数相加：0011101+0000101=0100010（3） 规格化：X+Y的尾数变为00100010,阶码需要加1,即00111+1=01000出现溢出（即阶码的数值位用3位补码表示无法表示+8,所以结果溢出）。14 .某计算机的Cache共有16块，采用2路组相联映射方式

5、（即每组2块）。每个主存块大小为32字节，按字节编址。主存129号单元所在主存块应装入到的Cache组号是A.0B.1C.4D.6解析：答案为Co本题考点为Cache与主存之间的三种地址映射关系：直接映像、全相联映像和组相映映像。（见计算机组成与结构（第4版）王爱英第240-245页）根据题意，Cache块数2c=16块，所以c=4,采用2r=2路组相联映射，所以r=1,所以c'=cr=3,又因为每个主存块大小为32字节，按字节编址，所以主存129号单元在第4块主存块中（130/4=4余2,共5块，块编号从0开始，主存块号i=4）。映射关系为j=(imod2c')X2r+k,其

6、中j为cache的块号，i为主存的块号，0&k<2r-1(即00kW1),将上面的值代入计算得主存129号单元可映像到Cache中的块号为j=(4mod8)x2+k=4X2+0或1=8或9,在第4组。组Cache(R=1)主存储器0标记Cache块0标记Cache块1主存块01标记Cache块2标记Cache块3主存块12标记Cache块4标记Cache块5主存块23标记Cache块6标记Cache块7主存块34标记Cache块8标记Cache块9主存块45标记Cache块10标记Cache块11主存块56标记Cache块12标记Cache块131主存块67标记Cache块14标

7、记Cache块15主存块7主存块8主存地址主存块9主存块标记组地址块内地址,t+r位c'=cr位b位15 .某计算机主存容量为64KB,其中ROM区为4KB,其余为RAM区，按字节编址。现要用2KX8位的ROM芯片和的RAM芯片来设计该存储器，则需要上述规格的ROM芯片数和RAM芯片数分别是A.1、15B,2、15C,1、30D.2、30解析：答案为D。ROM芯片数=4KB/2KX8位=4KB/2KB=2RAM芯片数=(64KB-4KB)/4KX4位=60KB/2KB=3016 .某机器字长16位，主存按字节编址，转移指令采用相对寻址，由两个字节组成，第一字节为操作码字段，第二字节为相

8、对位移量字段。假定取指令时，每取一个字节PC自动加1。若某转移指令所在主存地址为2000H,相对位移量字段的内容为06H,则该转移指令成功转移后的目标地址是A.2006HB.2007HC.2008HD.2009H解析：答案为Co目标PC=当前PC+位移量口=两个字节转移指令的下一条指令地址十位移量D=(2000H+2)+06H=2008H17 .下列关于RISC的叙述中，错误的是A. RISC普遍采用微程序控制器B. RISC大多数指令在一个时钟周期内完成C. RISC的内部通用寄存器数量相对CISC多D. RISC的指令数、寻址方式和指令格式种类相对CISC少解析：答案为A。RISC追求高性

9、能，只能选用硬布线控制器。18 .某计算机的指令流水线由四个功能段组成，指令流经和功能段的时间(忽略各功能段之间的缓存时间)分别为90ns>80ns、70ns和60ns,则该计算机的CPU时钟周期至少是A.90nsB.80nsC.70nsD.60ns解析：答案为Ao时钟周期应以最长的执行时间为准，否则用时长的流水段的功能将不能正确完成。19 .相对于微程序控制器，硬布线控制器的特点是A.指令执行速度慢，指令功能的修改和扩展容易B.指令执行速度慢，指令功能的修改和扩展难C.指令执行速度快，指令功能的修改和扩展容易D.指令执行速度快，指令功能的修改和扩展难解析：答案为Do由硬件实现的控制器比

10、由软件实现的控制器执行速度快，但硬件设计好后不容易变。20 .假设某系统总线在一个总线周期中并行传输4字节信息，一个总线周期点用2个时钟周期，总线时钟频率为10MHz,则总线带宽是A.10MB/sB.20MB/sC.40MB/sD.80MB/s解析：答案为B°4B/总线周期=4B/(2X时钟周期)=4B/2X时钟频率=2BX10M(B/s)=20Mb/s21 .假设某计算机白存储系统由Cache和主存组成。某程序执行过程中访存1000次，其中访问Cache缺失(未命中)50次，则Cache的命中率是A.5%B.9.5%C.50%D.95%解析：答案为D。Cache的命中率=(1000

11、-50)/1000X100%=95%22 .下列选项中，能引起外部中断的事件是A.键盘输入B.除数为0C.浮点运算下溢D.访存缺页解析：答案为A。BCD为异常情况，B可引起软件中断，即内部中断。二、综合应用题：4147小题，共70分。(4142数据结构(10+15=25分)，4344计算机组成原理(8+13=21分)，4546操作系统(7+8=15分)，47计算机网络(9分)43. (8分)某计算机的CPU主频为500MHz,CPI为5(即执行每条指令平均需5个时钟周期)。假定某外设的数据传输率为0.5MB/s,采用中断方式与主机进行数据传送，以32位为传输单位，对应的中断服务程序包含18条指

12、令，中断服务的其他开销相当于2条指令的执行时间。请回答下列问题，要求给出计算过程。(1)在中断方式下，CPU用于该外设I/O的时间占整个CPU时间的百分比是多少？(2)当该外设的数据传输率达到5MB/s时，改用DMA方式传送数据。假定每次DMA传送块大小为5000B,且DMA预处理和后处理的总开销为500个时钟周期，则CPU用于该外设I/O的时间占整个CPU时间的百分比是多少？(假设DMA与CPU之间没有访存冲突)解析：(1)中断每次传送32位=4B,为达到外设0.5MB/s的数据传输率，外设每秒申请中断次数为0.5MB/4B=1250000CPU每次用于中断方式数据传送的时钟周期数为5X(1

13、8+2)=100,每秒内用于中断的开销为100X125000=12.5M个时钟周期。所以CPU用于外设I/O的时间占整个CPU时间的百分比为12.5MX(1/500M)/1X100%=2.5%。(2)当外设数据的传输速率提高到5MB/s时改用DMA方式传送，每次DMA传送5000B,每秒内需要产生的DMA次数为5MB/5000B=1000OCPU用于DMA方式数据传送的时钟周期数为500个时钟周期，每秒内用于DMA的开销为1000X500=0.5M个时钟周期，所以CPU用于外设I/O的时间占整个CPU时间的百分比为0.5MX(1/500M)/1X100%=0.1%。44. (13分)某计算机字

14、长16位，采用16位定长指令字结构，部分数据通路结构如下图所示，图中所有控制信号为1时表示有效，为0时表示无效，例如控制信号MDRinE为1表示允许数据从DB打入MDR,MDRin为1表示允许数据从内总线打入MDR。假设MAR的输出一直处于使能状态。加法指令"ADD(R1),R0”的功能为(R0)+(R1)>(R1),即将R0中的数据与R1的内容所指主存单元的数据相加，并将结果送入R1的内容所指主存单兀中保存。存储器(M)MemRMemWDataAddr卜JACBDBABMDRoutEMDRinMDRMDRinEMDRout/YTR0outPCR0inR0AddPC+1R1in

15、,riACout至指令译码部件控制信号图例三态门及其控制信MARHMARin口节内总线,Ain-A.PCoutPCinR1outALUACin-ACIRvIRin+Xin寄存器输入控制信下表给出了上述指令取指和译码阶段每个节拍(时钟周期)的功能和有效控制信号,请按表中描述方式用表格列出指令执行阶段每个节拍的功能和有效控制信号。时钟功能有效控制信号C1MAR(PC)PCout,MARinC2MDRM(MAR)PCPC+1MemR,MDRinEPC+1C3IR(MDR)MDRout,IRinC4指令译码无解析：一条指令的执行过程通常由取指、译码和执行三个步骤完成，本题中取指用了3个节拍，译码用1个

16、节拍。执行加法运算并把结果写入主存包括划分执行步骤、确定完成的功能、要提供的控制信号，这是本题要测试的内容。1)首先要看清图中给出的部件组成情况及信息传送的路径。要完成的功能是(R0)+(R1)(R1),从图中可以看到：(1) R0、R1都有送自己内容到内总线的路径，控制信号分别为R0in和R1in；(2) ALU加运算，两个数据由工作寄存器A和内总线提供，控制信号是Add;累加器A只接收内总线的内容，控制信号是Ain；结果需存AC,控制信号是ACin；AC内容可送内总线，控制信号是ACout;(3) PC可接收内总线内容，还要增1,控制信号分别是PCin和PC+1,PC的内容可送内总线，控制

17、信号是PCout;(4) 指令寄存器IR可接收内总线的内容，控制信号是IRin；(5) 读写存储器时，地址由MAR经AB提供，MAR只接收内总线上的信息，控制信号是MARin;(6) 读存储器时，提供读命令MemR,并通过DB送入MDR,控制信号是MDRinE;MDR的内容可送内总线，控制信号是MDRout;(7) 写存储器时，提供写命令MemW,数据由MDR通过DB送到存储器的数据引脚，控制信号是MDRoutE0(8) 后是划分执行步骤、确定每一步完成的功能、需要提供的控制信号。这是由指令完成的功能和计算机硬件的实际情况和信息传送的可用路径共同决定的，基本原则是步骤越少越好。硬件电路要能支持

18、，可以有多种方案，解题时应参照已给出的答题格式，即取指和译码执行过程的那张表的内容，但不必把表已有的内容再抄一遍。划分指令执行步骤，确定每一步完成的功能，给出需要提供的控制信号：请注意，(R0)+(R1)表示：将R0寄存器中的内容与R1作为地址从主存单元中读出来的数据完成加法运算；而(R1)表示：将把R1的内容作为主存单元的地址，冉将结果写回主存储器中。(9) 执行相加运算，需要把存储器中的数据读出，为此首先送地址，即R1的内容送MAR,控制信号是R1out、MARin;(10) 动读主存操作，读出的内容送MDR,控制信号是MemR、MDRinE。还可同时把R0的内容经内总线送入A,用到的控制

19、信号是R0out、Ain；(11) 行加法运算，即A的内容与MDR的内容相加，结果保存到AC,控制信号是MDRout、Add、ACin;(12) 把AC的内容写入主存，由于R1的内容已经在MAR中，地址已经有了，但需要把写入的数据(已经在AC中)经内总线送入MDR,控制信号是ACout、MDRin；(13) 出写主存白命令，把MDR的内容经DB送存储器的数据线引脚，执行写操作，控制信号是MDRoutE、MemWo这几个步骤是有先后次序的，前面的完成了，下一步才可以执行，也保证了不会产生硬件线路的冲突。请注意，使用最为频繁的是内总线，它在任何时刻只能接收一个输入数据，并且向内总线发送信息的电路只

20、能以三态门器件连接到内总线，5个向内总线发送信息的控制信号(ACout、PCout、R0out、R1out、MDRout)最多只能有一个为1,其他4个必须全为0,或者5个全为0.3)解答方案经过上述分析得到的指令执行阶段每个节拍的功能和有效控制信号如下：时钟功能有效控制信号C51MAR(R1)R1out,MARinC6MDRM(MAR)A(R0)MemR,MDRinER0out,AinC7AC(MDR)+(A)MDRout,Add,ACinC8MDR(AC);ACout,MDRinC9M(MAR)(MDR)MDRoutE,MemW发现可以把第2个步骤的操作划分到两个步骤完成，一个步骤中安排MD

21、R接收从存储器中读出的内容，到另一个步骤实现R0内容送入A,这多用了一个操作步骤，指令执行速度会慢，得到的指令执行阶段每个节拍的功能和有效控制信号如下：时钟功能有效控制信号C51MAR(R1)R1out,MARinC6MDRM(MAR)MemR,MDRinEC7A(R0)一R0out,AinC8AC(MDR)+(A)MDRout,Add,ACinC9MDR(AC)ACout,MDRinM(MAR)(MDR)MDRoutE,MemW4）另一种解答方案如下:时钟功能有效控制信号C5MAR(R1)一R1out,MARinC6MDRM(MAR)MemR,MDRinEC7A(MDR)PMDRout,Ai

22、nC8AC(R0)+(A)R0out,Add,ACinC9MDR(AC)ACout,MDRinC10M(MAR)(MDR)MDRoutE,MemW计算机科学与技术学科联考大纲IV.试题示例一、单项选择题：140小题，每小题2分，共80分。下列每题给出的四个选项中，只有一个选项是最符合题目要求的。3 .程序计数器PC用来存放指令地址，其位数和下列哪个寄存器相同？A.指令寄存器IRB.主存数据寄存器MDRC.程序状态字寄存器PSWRD.主存地址寄存器MAR解析：答案为Do4 .假定一个十进制数为-66,按补码形式存放在一个8位寄存器中，该寄存器的内容用十六进制表小为A. C2HB. BEHC.BD

23、HD.42H解析：答案为B。66原=11000010B,66补=10111110B=BEH二、综合应用题：4147小题，共70分。43.某计算机的主存地址位数为32位，按字节编址。假定数据Cache中最多存放128个主存块，采用4路组相联方式，块大小为64Byte,每块设置了1位有效位。采用一次性写回（WriteBack）策略，为此每块设置了1位“脏（Dirty）”位。要求：（1）分别指出主存地址中标记（Tag）、组号（Index）和块内地址（Offset）三部分的位置和位数。（2）计算该数据Cache的总位数（请给出详细计算过程）。解析：（见计算机组成与结构（第4版）王爱英第240245页）

24、根据题意，Cache块数2c=128块，所以c=7,采用2r=4路组相联映射，所以r=2,所以c'=cr=5,又因为每个主存块大小为64字节，主存地址位数为32位，按字节编址，所以b=6,n=32。映射关系为j=（imod2c'）X2r+k,其中j为cache的块号，i为主存的块号，0&k<2r-1（即00k03）。Cache(R=2)主存标记块0标记块1标记块2标记块3标记块4标记块5标记块6标记块7；标记块8标记块9标记块10标记块11标记块12标记块13标记块14标记块15,标记块124标记块125标记块126标记块127组0123311位64B1位64B1位64B1位64B块0块1块2块3块31块32块33（D主存地址（n=32位）主存块标记lag组地址Index块内地址Offsett+r=325-6=21位c'=cr=5位b=6位2 2)Cache的总位数=(64B+1位)/块)乂128块=(64X8位+1位)X128=656