西安交大计算机组成

1、计算机组成实验报告计算机 66熊鹏飞2160500151实验十 基于MIPS指令集的CPU设计一、实验目的1. 综合运用Verilog进行复杂系统设计。2. 深刻理解计算机系统硬件原理。二、实验内容1. 设计一个基于 MIPS指令集的CPU2. CPU需要包含寄存器组、RAM模块、ALU模块、指令译码模块。3. 该CPU能运行基本的汇编指令。4. 实现cache，流水线或其他现代 CPU的高级功能(加分项)三、实验要求1. 分析各模块的的程序结构，画出其流程图。单周期CPU指的是一条指令的执行在一个时钟周期内完成，然后开始下一条指令的执行，即一条指令用一个时钟周期完成。电平从低到高变化的瞬间称

2、为时钟上升沿，两个相邻时钟上升沿之间的时间间隔称为一个时钟周期。CPU在处理指令时，一般需要经过以下几个步骤：(1) 取指令(IF):根据程序计数器 PC中的指令地址，从存储器中取出一条指令，同时，PC根据指令字长度自动递增产生下一条指令所需要的指令地址，但遇到“地址转移”指令时，则控制器把“转移地址”送入PC当然得到的“地址”需要做些变换才送入PC (2) 指令译码(ID):对取指令操作中得到的指令进行分析并译码，确定这条指令需要完成的操作，从而产生相应的操作控制信号，用于驱动执行状态中的各种操作。(3) 指令执行(EXE):根据指令译码得到的操作控制信号，具体地执行指令动作，然后转移 到结

3、果写回状态。(4) 存储器访问(MEM):所有需要访问存储器的操作都将在这个步骤中执行，该步骤给出存 储器的数据地址，把数据写入到存储器中数据地址所指定的存储单元或者从存储器中得到数 据地址单元中的数据。(5) 结果写回(WB):指令执行的结果或者访问存储器中得到的数据写回相应的目的寄存器 中。单周期CPU是在一个时钟周期内完成这五个阶段的处理。2.画出模块的电路图。EktScI PCWttR«setIn* MEMInsMsmRWControlUnitALUSrcBExtSvl阳【gpl-clCLKALUOp吐OyweRead RegliRad iR#glRaadi DaulWriU

4、j RegRegitter FileReed DabWrrtt LXltJn»l4iMtr<RWRW nAddr Data MEM RntaOiit DilTflki工 UHtfhisg3. 分析电路的仿真波形，标出关键的数值。4 CLKj【- LaiM<iI 门 9：«ieOO：>：in Wr<« n：(Di心：fiO1 LMrtdli »t«(I I Q'064- "4.沁皿 Q；w»0Mei 4利国【旳D：jxmmiQ "VlfiTiitiiTi'jn 0 iljuAt

5、hSliAXQtmcai ewi iMiilriUteiBi H: 】 Vividl 11 1：IIIJjwi. 1 womw即MM01 町 IQCHlCOQDHtwia.LUU； 1JLMOftfuW1 I»OM*Ri 阿(I nt3U0W的r附伽IOWtfl典mgI II'：om | 科Q0W4貞甲MORIQHOI I飞昨0ia_ * otCiii4. 记录设计和调试过程。1. wire和reg是什么意思？在verilog 里面，变量有 wire和reg两种类型，wire类型意为线，它不可储存中间结果， 通过输入得出输出，类似纯函数，只要输入变化， 输出立即变化，如果没有

6、输入，自然就没有输出。reg类型意为寄存器，它可以赋初值， 可以储存中间结果，只有当满足某种条件时 （比如时钟上升沿），它才会变化，其他时 间会一直保持最后一次变化的值。2. 指令怎么来？ 一一 在IM组件和RW组件分别开两个寄存器数组，用来模拟指令内存和数据内存，通过文件读取，从test.txt（test文件夹中）读指令到IM的指令内存（从0开始），IM组件通过输入的IAddr（数组地址下标），得到相应的指令。3. 指令怎么变化？一一在PC端，有两个外部输入：CLK和Reset。其中PC内部有指令寄存器，每次CLK上升沿触发后，会改成新的指令，同时，当Reset=1时，指令寄存器也会置0。4

7、. 模块和模块间怎么连接？一一 此时，需要一个顶层模块，相当于main函数，它会根据数据通路图，将一些下层模块的输出，连接到另一些下层模块的输入中。5. 写好的cpu怎么运行？一一 需要在顶层模块再添加一个测试文件，测试文件提供外 部输入（CLK和Reset），然后模块就会自动运行得到相应的仿真结果。四、实验代码及结果1. PC : CLK上升沿触发，更改指令地址'timescale 1 ns /1 ps/ Company: /Engineer: / / Create Date: 23:43:40 05/02/2017 / Design Name: / Module Name: PC

8、/ ProjectName: / Target Devices: / Tool versions: / Description: / Dependencies: / Revision: / Revision 0.01 - File Created/ Additional Comments: /module PC(input CLK,input Reset,input PCWre,input 31: 0 newAddress,output reg 31: 0 currentAddress)；/时钟/重置信号/ PC是否更改，如果为0，PC不更改/新指令/当前指令initial begincurr

9、entAddress <=0;/非阻塞赋值endinput InsMemRW,input 31: 0 lAddr,always(posedge CLK or posedge Reset)beginif (Reset =1) currentAddress <=0;/ 如果重置，赋值为 0 elsebeginif (PCWre) currentAddress <= newAddress;else currentAddress <= currentAddress;endend endmodule输入：CLK, Reset, PCWre newAddress输岀：current

10、Address解释：由于指令地址存储在寄存器里，一开始需要赋currentAddress为0。Reset是重置信号，当为1时，指令寄存器地址重置。PCWre的作用为保留现场，如果PCWre为0，指令地址不变。2.1 nstructio nM emory:储存指令，分割指令'timescale 1 ns /1 ps/ Company: /Engineer: / / Create Date: 00:10:27 05/03/2017 / Design Name: / Module Name: IM / ProjectName: / Target Devices: / Tool version

11、s: / Description: / Dependencies: / Revision: /Revision 0.01 - File Created/ Additional Comments:/ module InstructionMemory(/读写控制信号，1为写，0位读/input IDataln,/没用到/指令地址输入入口output 5:0op,output 4:0rs,output 4:0rt,output 4:0rd,output 15:0 immediate / 指令代码分时段输出)；reg 7: 0 mem0: 63;/新建一个32位的数组用于储存指令initialbegi

12、n$readmemb( "test/test.txt" , mem); / 读取测试文档中的指令 end/从地址取值，然后输出assign op = memIAddr 7: 2;assign rs 4: 3 = memIAddr 1: 0;assign rs 2: 0 = memIAddr +1 7: 5;assign rt = memIAddr +1 4: 0;assign rd = memIAddr +2 7: 3;assign immediate15: 8 = memIAddr +2;endmodule输入：InsMenRV, lAddr输岀：op, rs , rt

13、, rd , immediate解释：该部分为指令寄存器，通过一个64大小的8位寄存器数组来保存从文件输入的全部指令。然后通过输入的地址，找到相应的指令，并分割成op, rs， rt，rd，immediate输岀。(由于寄存器地址+4，所以不用右移变换成真正的地址)3.RegisterFile :储存寄存器组，并根据地址对寄存器组进行读写'timescale 1 ns /1 ps/ Company: /Engineer: / / Create Date: 01:07:13 05/03/2017 / Design Name: / Module Name: RF / ProjectName

14、: / Target Devices: / Tool versions: / Description: / Dependencies: / Revision: /Revision 0.01 - File Created/ Additional Comments:/module RegisterFile(input CLK,/时钟input RegWre,/写使能信号，为1时，在时钟上升沿写入input 4: 0 rs,/ rs;寄存器地址输入端口input 4: 0 rt,/ rt寄存器地址输入端口input 4: 0 WriteReg,/将数据写入的寄存器端口，其地址来源rtinput 31

15、: 0 WriteData,/写入寄存器的数据输入端口output 31: 0 ReadData1,/ rs寄存器数据输出端口output 31: 0 ReadData2/ rt寄存器数据输出端口或rd字段);reg 31: 0 register 0: 15;/新建16个寄存器，用于操作/初始时，将32个寄存器全部赋值为0integer i;initialbeginfor (i =0; i <16; i = i +1) registeri <=0;end/读寄存器assign ReadDatal = registerrs;assign ReadData2 = registerrt;

16、/写寄存器always(negedge CLK)begin/如果寄存器不为0,并且RegWre为真，写入数据if (RegWre && WriteReg !=0) registerWriteReg = WriteData;endendmodule输入：CLK, RegWre rs , rt , WriteReg , WriteData输岀：ReadData1, ReadData2解释：该部分为寄存器读写单元，RegWre的作用是控制寄存器是否写入。同上，通过一个16大小的32位寄存器数组来模拟寄存器，开始时全部置0。通过访问寄存器的地址，来获取寄存器里面的值，并进行操作。(PS

17、由于$0恒为0,所以写入寄存器的地址不能为0)4.ALU (算术逻辑单元)：用于逻辑指令计算和跳转指令比较'timescale 1 ns /1 ps/ Company: /Engineer: / / Create Date: 01:54:18 05/03/2017 / Design Name: / Module Name: ALU / ProjectName: / Target Devices: / Tool versions: / Description: / Dependencies: / Revision: /Revision 0.01 - File Created/ Addit

18、ional Comments: llllllllllllllllllllllllllllllllllllllllllllllllllllllllllllllllllllllllllllllllllll module ALU(input 2: 0 ALUOp,input 31:0 A,input 31: 0 B,output reg zero,output reg 31: 0 result)；ll ALU操作控制ll输入1ll输入2ll运算结果result的标志，result为0输出1,否则输出0ll ALU运算结果ll进行ALU计算 always(*) beginll进行运算case (ALU

19、Op)3'b000 :result = A + B;ll加法3'b001 :result = A - B;ll减法3'b010 :result = B - A;ll减法3'b011 :result = A | B;ll或3'b100 :result = A & B;ll与3'b101 :result = A & B;ll A非与3'b110 :result = A A B;ll异或3'b111 :result = A A B;ll同或endcase/ 设置zeroif (result) zero =0；endels

20、e zero =1;endmodule输入：ALUOp A, B输岀：zero , result解释：ALUOp用于控制算数的类型，AB为输入数，result为运算结果，zero主要用于beq和bne指 令的判断。5.SignZeroExtend :用于 immediate 的扩展'timescale 1 ns /1 ps/ Company: /Engineer: / / Create Date: 00:58:20 05/03/2017 / Design Name: / Module Name: EX / ProjectName: / Target Devices: / Tool ve

21、rsions: / Description: / Dependencies: / Revision: /Revision 0.01 - File Created/ Additional Comments:/moduleSignZeroExtend(input ExtSel,/控制补位，如果为1,进行符号扩展，如果为0,全补0input 15: 0 immediate,/ 16位立即数output 31: 0 extendlmmediate/输出的32位立即数）；/进行扩展assign extendImmediate15: 0 = immediate;assign extendImmediate

22、 31:16 = ExtSel ? (immediate 15 ? 16'hffff : 16'h0000) :16'h0000;endmodule输入：ExtSel , immediate输岀：extendlmmediate解释：比较简单的一个模块。ExtSel为控制补位信号。判断后，将extendlmmediate的前16位全补1或0即可。6. DataMemory :用于内存存储，内存读写'timescale 1 ns /1 ps/ Company: /Engineer: / / Create Date: 01:37:40 05/03/2017 / Des

23、ign Name: / Module Name: DM / ProjectName: / Target Devices: / Tool versions: / Description: / Dependencies: / Revision: /Revision 0.01 - File Created/ Additional Comments:/module DataMemory(input DataMemRW,/数据存储器读写控制信号，为1写，为0读input 31: 0 DAddr,/数据存储器地址输入端口input 31: 0 Dataln,/数据存储器数据输入端口output reg 3

24、1: 0 DataOut/数据存储器数据输出端口);/模拟内存，以8位为一字节存储，共64字节 reg 7: 0 memory 0: 63;/初始赋值integer i;initialbeginfor (i =0; i <64; i = i +1) memoryi <=0;end/读写内存always(DAddr)beginendalways(DAddr or Dataln)begin/写内存if (DataMemRW)beginmemoryDAddr <= DataIn31: 24;memoryDAddr +1 <= DataIn23: 16;memoryDAddr

25、+2 <= DataIn15: 8;memoryDAddr +3 <= DataIn7:0;end/读内存elsebeginDataOut31: 24 <= memoryDAddr;DataOut23: 16 <= memoryDAddr +1;DataOutDataOut15: 8 <= memoryDAddr +2;7: 0 <= memoryDAddr +3;endend endmodule输入：DataMenR, DAddr, DataIn输岀：DataOut解释：该部分控制内存存储。同上，用 64大小的8位寄存器数组模拟内存（内存小主要是因为编译

26、快），内存部分采用小端模式。 DataMe nRV控制内存读写。由于指令为真实地址，所以不需要 *47. Multiplexer : 5线和32线二路选择器module Multiplexer5(input control,input 4: 0 in1,input 4:0 in 0,output 4: 0 out);/ 5线多路选择器assign out = control ? iniin 0;Endmodulemodule Multiplexer32(input control,input 31: 0 in1,input 31: 0 in 0,output 31: 0 out）；/ 32线多

27、路选择器assign out = control ? ini: in 0;endmodule输入：control , in1 , inO输岀：out解释：多路选择器，不用过多解释。8. 最重要的ControlUnit :控制信号模块，通过解析op得到该指令的各种控制信号首先，需要得到控制信号表：捋制信号指令zIf jfc0Jstrvys.PCSrraddX1001X0001000add!X1101X0100000sub1001X0001D01oriX1101I0000OilandX1001X0001orX1001X0001DllEitoveX.1001XQ001DOO朗X1100忑100000

28、iw1X1111X0100000beqD1000X010X00111000X011X001halt000X0X00X一通过信号控制表，可以很轻松的写控制模块。'timescale 1 ns /1 ps/ Company: /Engineer: / / Create Date: 02:11:08 05/03/2017 / Design Name: / Module Name: CU / ProjectName: / Target Devices: / Tool versions: / Description: / Dependencies: / Revision: /Revision 0

29、.01 - File Created/ Additional Comments:/module ControlUnit(input 5: 0 op,input zero,/ op操作符/ ALU的zero输出/一堆控制信号output reg PCSrc,/多路选择器output reg PCWre,/ (PC)PC是否更改，如果为0，PC不更改output reg ALUSrcB,/多路选择器output reg ALUM2Reg,/多路选择器output reg RegWre,/ (RF)写使能信号，为1时，在时钟上升沿写入output reg InsMemRW,/ (IM)读写控制信号，

30、1为写，0位读output reg DataMemRW,/ (DM)数据存储器读写控制信号，为1写，为0读output reg ExtSel,/ (EXT)控制补位，如果为1,进行符号扩展，如果为output reg RegOut,/多路选择器output reg 2: 0 ALUOp/ (ALU)ALU操作控制0,全补0);/进行各种赋值initialbeginExtSel =0;PCWre =1;InsMemRW =1;RegOut =1;RegWre =0;ALUOp =0;PCSrc =0;ALUSrcB =0;DataMemRW =0;ALUM2Reg =0;endalways(op

31、 or zero)begincase(op)/ add6'b000000:begin /以下都是控制单元产生的控制信号PCWre =1;ALUSrcB =0;ALUM2Reg =0;RegWre =1;ExtSel =0;PCSrc =0;RegOut =1;ALUOp =000;end/ addi6'b000001:begin /以下都是控制单元产生的控制信号PCWre =1;ALUSrcB =1;ALUM2Reg =0;RegWre =1;InsMemRW =1;DataMemRW =0;ExtSel =1;PCSrc =0;RegOut =0;ALUOp =000;end

32、/ sub6'b000010:begin /以下都是控制单元产生的控制信号ALUSrcB =0;ALUM2Reg =0;RegWre =1;InsMemRW =1;DataMemRW =0;ExtSel =0;PCSrc =0;RegOut =1;ALUOp =001;end/ ori6'b010000:begin /以下都是控制单元产生的控制信号PCWre =1;ALUSrcB =1;ALUM2Reg =0;RegWre =1;InsMemRW =1;DataMemRW =0;ExtSel =0;PCSrc =0;RegOut =0;end/ and6'b010001

33、:begin /以下都是控制单元产生的控制信号PCWre =1;ALUSrcB =0;ALUM2Reg =0;RegWre =1;InsMemRW =1;DataMemRW =0;ExtSel =0;PCSrc =0;RegOut =1;ALUOp =100;end/ or6'b010010:begin /以下都是控制单元产生的控制信号PCWre =1;ALUSrcB =0;ALUM2Reg =0;ExtSel =0;PCSrc =0;RegOut =1;ALUOp =011;end/ move6'b100000:begin /以下都是控制单元产生的控制信号PCWre =1;A

34、LUSrcB =0;ALUM2Reg =0;RegWre =1;InsMemRW =1;DataMemRW =0;ExtSel =0;PCSrc =0;RegOut =1;ALUOp =000;end/ sw6'b100110:PCWre =1;ALUSrcB =1;ALUM2Reg =0;RegWre =0;InsMemRW =1;DataMemRW =1;ExtSel =1;PCSrc =0;RegOut =0;ALUOp =000;end/ lw6'b100111:begin /以下都是控制单元产生的控制信号PCWre =1;ALUSrcB =1;ALUM2Reg =1;

35、RegWre =1;InsMemRW =1;DataMemRW =0;ExtSel =1;PCSrc =0;end/ beq6'b110000:begin /以下都是控制单元产生的控制信号if (zero) beginPCSrc =1;end else beginPCSrc =0;endALUM2Reg =0;PCWre =1;ALUSrcB =0;RegWre =0;InsMemRW =1;DataMemRW =0;ExtSel =1;RegOut =0;ALUOp =001;end/ halt6'b111111:ALUSrcB =0;ALUM2Reg =0;RegWre =

36、0;InsMemRW =0;DataMemRW =0;ExtSel =0;PCSrc =0;RegOut =0;ALUOp =000;endendcaseendendmodule输入：op, zero输出：各类控制信号解释：通过上表，可以将每个指令case到相应的控制信号上。然后，通过顶层模块，调用下层模块并将它们输入输出连在一起：SingleCPU :顶层连接模块'timescale 1 ns /1 ps/ Company: /Engineer: / / Create Date: 23:43:17 05/02/2017 / Design Name: / Module Name: Si

37、ngleCPU / Project Name: / Target Devices: / Tool versions: / Description: / Dependencies: / Revision: / Revision 0.01 - File Created/ Additional Comments:/ module SingleCPU(input CLK,input Reset,output 5: 0 op,output 4: 0 rs,output 4: 0 rt,output 4: 0 rd,output 15: 0 immediate,output 31: 0 ReadData1

38、,output 31: 0 ReadData2,output 31:0 WriteData,output 31: 0 DataOut,output 31: 0 currentAddress,output 31: 0 result);/各种临时变量wire 2: 0 ALUOp;wire 31: 0 B, newAddress;wire 31: 0 currentAddress_4, extendlmmediate, currentAddress_immediate;wire 4: 0 WriteReg;wire zero, PCSrc, PCWre, ALUSrcB, ALUM2Reg, Re

39、gWre, InsMemRW, DataMemRW, ExtSel, RegOut;/*module ControlUnit(input 5:0 op,/ op操作符input zero,/ ALU的zero输出/ 一堆控制信号output PCSrc,/多路选择器output PCWre,/ (PC)PC是否更改，如果为0，PC不更改output ALUSrcB,/多路选择器output ALUM2Reg,/多路选择器output RegWre,/ (RF)写使能信号，为1时，在时钟上升沿写入output InsMemRW,/ (IM)读写控制信号，1为写，0位读output DataMem

40、RW,/ (DM)数据存储器读写控制信号，为1写，为0读output ExtSel,/ (EXT)控制补位，如果为1,进行符号扩展，如果为0,全补0output RegOut,/多路选择器output 2:0 ALUOp / (ALU)ALU操作控制)；*/ControlUnit cu(op, zero, PCSrc, PCWre, ALUSrcB, ALUM2Reg, RegWre, InsMemRW, DataMemRW, ExtSel,RegOut, ALUOp);/*module PC(input CLK,/input Reset,/input PCWre,/ PC时钟重置信号是否更改

41、，如果为0, PC不更改);*/PC pc(CLK, Reset, PCWre, newAddress, currentAddress);/*module lnstructionMemory(input InsMemRW,/input 31:0 IAddr, /input IDataln,/读写控制信号，1为写，0位读指令地址输入入口没用到output 5:0 op,output 4:0 rs,output 4:0 rt,output 4:0 rd,output 15:0 immediate /);*/指令代码分时段输出InstructionMemory im(InsMemRW, curren

42、tAddress, op, rs, rt, rd, immediate)/*module RegisterFile(input CLK,/input RegWre,/input 4:0 rs,/ rsinput 4:0 rt,/ rtinput 4:0 WriteReg, /时钟写使能信号，为1时，在时钟上升沿写入寄存器地址输入端口寄存器地址输入端口将数据写入的寄存器端口，其地址来源rt或rd字段寄存器数据输出端口output 31:0 ReadData2 / rt)；*/RegisterFile rf(CLK, RegWre, rs, rt, WriteReg, WriteData, Rea

43、dDatal, ReadData2);/*module ALU(input 2:0 ALUOp,/ ALU操作控制input 31:0 A,/输入1input 31:0 B,/输入2output reg zero,/运算结果result的标志，result为0输出1,否则输出0运算结果output reg 31:0 result / ALU);*/ALU alu(ALUOp, ReadData1, B, zero, result);/*module SignZeroExtend(input ExtSel,/input 15:0 immediate, / 16input 31:0 extendI

44、mmediate /控制补位，如果为1,进行符号扩展，如果为 位立即数输出的32位立即数0,全补0);*/SignZeroExtend sze(ExtSel, immediate, extendImmediate);/*module DataMemory(input DataMemRW, /数据存储器读写控制信号，为1写，为0读input 31:0 Dataln,/数据存储器数据输入端口output reg 31:0 DataOut /数据存储器数据输出端口)；*/DataMemory dm(DataMemRW, result, ReadData2, DataOut);assign currentAddress_4 = currentAddress +4;2);assign currentAddress_immediate = currentAddress_4 + (extendImmediate <</ADD add1(currentAddress, 32'h00000004, currentAddress_4);/ADD add1(currentAddress_4, extendImmediate << 2, current