模可变计数器设计(Verilog语言)解答

1、模可变计数器设计(一 ) 实验目的1、 进一步熟悉实验装置和 Quartus软件的使用；2、 进一步熟悉和掌握 EDA 设计流程；3、 学习简单组合、时序电路的EDA 设计；4、 学习计数器中二进制码到BCD 码的转换技巧；5、 学习实验装置上数码管的输出方法。(二 ) 设计要求完成设计、仿真、调试、下载、硬件测试等环节，在器功能，具体要求如下：EDA实验装置上实现模可变计数1、 设置一个按键控制改变模值，按键按下时模为10-99 之间（具体数值自行确定）的数，没按下时模为100-199 之间（具体数值自行确定）的数；2、 计数结果用三位数码管十进制显示。(三 ) 主要仪器设备3、 微机1 台

2、4、 QuartusII 集成开发软件1 套5、 EDA 实验装置1 套(四 ) 实验步骤主要有三个模块1：一个模20 和模 119 的计数器2：数码管的显示3： BCD 的调整源程序：module count (clk,m,en,rst,a,sel,SG,d);input clk,m,en,rst;output 7:0 SG;output 2:0 sel;output a;(* synthesis, keep *) regclk1;(* synthesis, keep *) wire3:0 gw,sw,bw;/*(* synthesis, keep *) */reg3:0a;reg 11:0

3、 q;reg 11:0 model;reg 7:0 cnt,SG;reg2:0 sel;reg 0:0d;output 0:0d;always (posedge clk)begin cnt=cnt+1;if (cnt=200) begin clk1=1b1;cnt=0;endelseclk1=1b0;/200 分频， CLK 为数码管扫描频率，if (sel2) sel=sel+1;elsesel=0; end/sel 为数码管选择always (sel)begincase (sel)CLK1为计数频率0: a=bw; /0 数码管为百位1: a=sw; /1 数码管为十位2: a=gw; /

4、2 数码管为个位default: a=0;endcasecase (a)0:SG=8b00111111; 1:SG=8b00000110;2:SG=8b01011011; 3:SG=8b01001111;4:SG=8b01100110; 5:SG=8b01101101;6:SG=8b01111101; 7:SG=8b00000111;8:SG=8b01111111; 9:SG=8b01101111; /8 段译码值default: SG=8b11111111;endcaseendalways (m)if (m)model=12b000000100000;/ 模值 20else model=12

5、b000100011001;/ 模值 119assign gw=q3:0;assign sw=q7:4;assign bw=q11:8;always (posedge clk1,negedge rst)beginif (!rst) q=0;else if (en)beginif (qmodel)beginif (gw=9) begin q=q+7; if (sw=9) q=q+96; end/BCD调整else q=q+1;endelseq=0;endendalways (q)if(qmodel)d=0;elsed=1;endmodule波形仿真：Clk1 是计数频率，每来一个clk1 信号

6、q 计数一次如图所示：rst=1有效时开始计数clk为扫描频率sel=0 时数码管显示百位a=0sel=1 时数码管显示十位a=1sel=2 时数码管显示个位a=3m=1模 20 计数器m=0 模 119 计数器管脚分配：SG0SG1SG2SG3SG4SG5SG6SG7clkenPIN_F13PIN_F14PIN_F15PIN_E15PIN_F16PIN_F17PIN_E18PIN_F18PIN_C13PIN_H8m PIN_J9rstPIN_C5sel0PIN_G18sel1PIN_G17sel2d0PIN_G16PIN_G13(五 ) 实验心得本实验主要是三大模块的编写，第一次的实验在老师

7、给的参考代码下进行的，不过错误依然很多，主要有几个重点药掌握，一是首先要编写出能够计数的模块，用m 来控制模值的变化 m=1 时模值为20 m=0 时模值为119；二是计数模块都是二进制计数的，而要在数码管上显示计数的话就必须进行BCD 调整，并且 q 是一个是十二位的寄存器，通过把 gw=q3:0;sw=q7:4; bw=q11:8赋值的方法；一个个的显示在数码管上，由于clk的频率比较快，所以可以看到三位数码管显示的值，我觉得管脚分配也是比较关键的！一开始我就把个位和百位显示的值搞反了序列信号发生和检测器设计(一 ) 实验目的1 、 进一步熟悉EDA 实验装置和Quartus软件的使用方法

8、；2 、 学习有限状态机法进行数字系统设计；3 、 学习使用原理图输入法进行设计。(二 ) 设计要求完成设计、仿真、调试、下载、硬件测试等环节，在EDA 实验装置上实现一个串行序列信号发生器和一个序列信号检测器的功能，具体要求如下：1、 先用设计序列信号发生器，其最后6BIT 数据用 LED 显示出来；2、 再设计一个序列信号检测器，检测上述序列信号，若检测到串行序列“11101”则输出为“ 1”，否则输出为“0”；(三 ) 主要仪器设备1、 微机1 台2、 QuartusII 集成开发软件1 套3、 EDA 实验装置1 套(四 ) 实验步骤主要两部分1：序列信号发生器设置 q0=q15;Q=

9、q15;q15:1=q14:0 ;通过循环移位串行输出2：序列信号检测器状转移态图一共有六个状态分别为S = 5d00000,A = 5d00001,B = 5d00011,C = 5d00110,D = 5d01101,E = 5d11010;源程序： module xulie(clk,rst,z,Q,led);input clk,rst;output Q,z;output 4:0 led;reg 4:0 led;reg 4:0 state;reg Q,z;reg 4:0 a;reg 15:0 q;parameterS = 5d00000,A = 5d00001,B = 5d00011,C

10、= 5d00110,D = 5d01101,E = 5d11010;always (posedge clk)beginif(rst=0) beginendelsebeginq0=q15;Q=q15;q15:1=q14:0 ;endendalways (posedge clk)beginif(state=D & Q=1)begin z=1;led=5b11101;endelse begin z=0;led=5b00000;endendalways (posedge clk or negedge rst)if(!rst)beginstate=S;endelsecasex(state)S: if(Q

11、=1)state=A;elsestate=S;A: if (Q=1) state=B;elsestate= S;B: if (Q=1) state=C;elsestate=S;C: if(Q=0)state=D;elsestate=C;D: if(Q=1)state=E;elsestate=S;E: if(Q=0)state=S;elsestate=A;default:state=S;endcaseendmodule波形仿真当 rst=1 是序列信号发生器循环发出当检测到 11101 是 z=1 输出高电平，并且同时使11101 序列显示在五个led 灯上(五 ) 实验心得做实验之前准备了很多