一种基于CPLD的PWM控制电路设计

1、一种基于CPLD的PWM控制电路设计摘要介绍了利用硬件描述语言设计的一种基于的控制电路，该PWM控制电路具有开关频率可调，同侧2路信号互锁、延时时间可调、接口简单等特点，可应用于现代直流伺服系统。关键词控制电路在直流伺服控制系统中，通过专用集成芯片或中小规模的数字集成电路构成的传统PWM控制电路往往存在电路设计复杂，体积大，抗干扰能力差以及设计困难、设计周期长等缺点因此PWM控制电路的模块化、集成化已成为发展趋势。它不仅可以使系统体积减小、重量减轻且功耗降低，同时可使系统的可靠性大大提高。随着电子技术的发展，特别是专用集成电路ASIC设计技术的日趋完善，数字化的电子自动化设计EDA工具给电子设

2、计带来了巨大变革，尤其是硬件描述语言的出现，解决了传统电路原理图设计系统工程的诸多不便。针对以上情况，本文给出一种基于复杂可编程逻辑器件CPLD的3PWM控制电路设计和它的仿真波形。1PWM控制电路基本原理为了实现直流伺服系统的H型单极模式同频PWM可逆控制，一般需要产生四路驱动信号来实现电机的正反转切换控制。当PWM控制电路工作时，其中H桥一侧的两路驱动信号的占空比相同但相位相反，同时随控制信号改变并具有互锁功能；而另一侧上臂为低电平，下臂为高电平。另外，为防止桥路同侧对管的导通，还应当配有延时电路。设计的整体模块见图1所示。其中，d70矢量用于为微机提供调节占空比的控制信号，cs为微机提供

3、控制电机正反转的控制信号，c1k为本地晶振频率，qout30矢量为四路信号输出。其内部原理图如图2所示。该设计可得到脉冲周期固定用软件设置分频器I9可改变PWM开关频率，但一旦设置完毕，则其脉冲周期将固定、占空比决定于控制信号、分辨力为1/256的PWM信号。I8模块为脉宽锁存器，可实现对来自微机的控制信号d70的锁存，d70的向量值用于决定PWM信号的占空比。c1k本地晶振在经I9分频模块分频后可为PWM控制电路中I12计数器模块和I11延时模块提供内部时钟。I12计数器在每个脉冲的上升沿到来时加1,当计数器的数值为00H或由OFFH溢出时，它将跳到00H时，cao输出高电平至I7触发器模块

4、的置位端，I7模块输出一直保持高电平。当I8锁存器的值与I12计数器中的计数值相同时，信号将通过I13比较器模块比较并输出高电平至I7模块的复位端，以使I7模块输出低电平当计数器再次溢出时，又重复上述过程。I7为RS触发器，经过它可得到两路相位相反的脉宽调制波，并可实现互锁。I11为延时模块，可防止桥路同侧对管的导通，I1。模块为脉冲分配电路，用于输出四路满足设计要求的信号。CS为I1。模块的控制信号，用于控制电机的正反转。2电路设计本设计采用的是Lattice半导体公司推出的is-p1ever开发平台，该开发平台定位于复杂设计的简单工具。它采用简明的设计流程并完整地集成了Le。nard。Sp

5、ectrum的VHDL综合工具和ispVMTM系统，因此，无须第三方设计工具便可完成整个设计流程。在原理设计方面，本设计采用自顶向下、层次化、模块化的设计思想，这种设计思想的优点是符合人们先抽象后具体，先整体后局部的思维习惯。其设计出的模块修改方便，不影响其它模块，且可重复使用，利用率高。本文仅就原理图中的I12计数器模块和I11延迟模块进行讨论。计数器模块的VHDL程序设计如下entitycounterisportclkinstdlogicQoutstdlogicvector7downto0caooutstendcountarchitecissigna1Qs;signa1resigna1ca

6、beginprocesscbeginifreset=Qs<=00000e1sifc1k/d_logic；;turea_counstd_logic_setstd_1ogolockstd_1Ik,reset17then;eventandc1terofcountervector7downtogick=i7thenQs<=Qs+i/;resetv=17whenQs=25；caolockv=i7whenQs=cao<=resetorcao1ock;enda_counter;图2可逆控制电路原理图在原理图中，延迟模块必不可少，其功能是对PWM波形的上升沿进行延时，而不影响下降沿，从而确保

7、桥路同侧不会发生短路。其模块的VHDL程序如下entitydelayisp o r t c 1 k i ni n p u t i n s t ;outputouts t d _ 1 o g i c ；d _logic _ves t d _logic _ctorldowntovectorldowna r c h i tectureadelayofdelayissignalQl,Q2,Q3,Q4std_logic；beginprocessclkbeginifclk，eventandc1k=17thenQ3<=Q2Q2V=Q1endif；endprocess；Q4v=n。tQ3；outputl<=inputlandQ3；outputO<=input0andQ4;enda_delay；图3为原理图中的若干信号的波形仿真图。3结束语采用可编程逻辑器件