后端实验系列布局布线SoCEncouter

1、1Cadence 后端实验系列后端实验系列15布局布线布局布线_Encouter2011.01.102Outline SOC Encounter 简介简介 SOC Encounter 布局布局/布线布线 流程流程 布局布线中的参数设置布局布线中的参数设置 演示演示3SOC Encounter 简介简介 SOC Encounter是cadence数字集成电路设计平台的一个集成的后端工具，功能相当强大，可以从综合，一直做到生成GDSII文件！当然里面集成了很多的工具，如RC，Nanoroute，FIRE&ICE QXC等。支持超过5000万门180纳米以下工艺的层次化设计。4 SOC En

2、counter采用层次化设计功能将芯片分割成多个小块,以便单独进行设计,再重新进行组装。SOC Encounter首先读入RTL或门级网表,并快速构建可准确代表最终芯片（包括时序、布线、芯片大小,功耗和信号完整性）的芯片“虚拟原型”。通过使用物理虚拟原型功能,设计师可以快速验证物理可行性并在逻辑上进行必要更改。5 S SOC Encounter同Silicon Ensemble一样，也是Cadence的自动布线工具。对Silicon Ensemble而言，最多可以做到0.18的工艺，到0.18工艺以下，必须使用SOC Encounter。其实，对于0.25以上工艺，使用SOC Encounte

3、r将会大大方便整个后端设计。6SOC Encounter 布局布局/布线布线 流程流程7IO，电源和地的布置8平面布置图 指定平面布置图指定平面布置图 9电源的规划电源的规划10电源布线电源布线11布线布线12输入文件输入文件 逻辑和时序库：TLF或.lib 物理库：库交换格式（.LEF） 门级网表：*.v 时序约束：*.sdc IO assignment file：*.io13I/O assignment file I/O assignment file 是可选的输入文件，它可以用来指示工具放置IO引脚（在一个块级设计）或IO单元（在芯片级设计），指示芯片pad的分布。如果希望工具来自动确定

4、这些位置，您可以将该字段留空。它需要输入一个.def或.io格式的文件，如果没有这个文件，布局工具将根据实例网表的自动的决定设计的尺寸，而IO的引脚也将随机的分布。1415布局布线设计流程布局布线设计流程1、登录服务器，进入终端，输入：encounter ，进入soc encounter这里输入命令：encounter，就可以启用soc encounter软件16用户界面用户界面17 2、调入门级网表和库、调入门级网表和库 网表文件：网表文件：bin/accu_synth.v 约束文件：约束文件：bin/accu.sdc 时序库：时序库： hjtc18_ff.lib hjtc18_ss.lib

5、 hjtc18_tt.lib IO约束文件：约束文件：bin/accu.io18Import design添加所有的输入文件19203 3、在、在advancedadvanced的的powerpower里添加里添加 VDD GNDVDD GND2122 4、布图规划、布图规划floorplan 一开始有默认值，但我们需要对自动布局的结果进来一开始有默认值，但我们需要对自动布局的结果进来手工调整。手工调整。 Floorplanspecify Floorplan 我们需要芯片具体的尺寸要求改变里面的数值。我们需要芯片具体的尺寸要求改变里面的数值。 将将Ratio(H/W) 改为改为1 将将core

6、 utilization改为改为0.5 将将core to left /right/top/bottom 改为改为102324255、creat power ring 在在powerpower里选择里选择power planingadd ringspower planingadd rings会弹出会弹出add add ringring对话框对话框26将值设为1选上选项，将number of bits设为327286、placement placestandard cells然后然后placeplace Flip I/O里面的参数我们用默认值，129307、Route routenanoroute选上timing driven和 SI driven3132选择选择attribute，修改参数，修改参数Weight, spacing都设为1选上ture，意思是route as short as possible 33得到最后的布线图得到最后的布线图34参考文献参考文献 SOC encounter user guide 台