Verilog-HDL语言-四位数字频率计-课程设计

1、1、设计目的和要求1、设计一个4位十进制数字频率计。2、测量范围19999Hz,采用4位数码管显示，有溢出指示。3、量程有IKHz,1MHZW档，用LED灯指示。4、读数大于9999时，频率计处于超量程状态，发出溢出指示，下次量程，量程自动增大一档。5、读数小时，频率计处于前量程状态，下次测量，量程自动减小一档。6、采用记忆显示方式，在计数与显示电路中间加以锁存电路，每次计数结束，将计数结果送锁存器锁存，并保持到下一个计数结束。2、设计原理1、基本原理频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。这就要求sysclk能产生一个1s脉宽的周期信号，并对频率计的每一个计数器cntp的使能端进

2、行同步控制。当clK_cnt高电平时允许计数，并保持其所计的数。在停止计数期间，首先需要一个锁存信号将计数器在前1s的计数值锁存进锁存器reg中，并由外部的7段译码器译出并稳定显示。原理图如图1-12、模块原理根据数字频率计的基本原理，本文设计方案的基本思想是分为五个模块来实现其功能，即整个数字频率计系统分为分频模块、控制模块、计数模块、译码模块和量程自动切换模块等几个单元，并且分别用VHDL寸其进行编程，实现了闸门控制信号、计数电路、锁存电路、显示电路等。3、设计内容1、分频模块由于晶体振荡器提供的为50MHz勺时钟，而在整个频率计里将用到周期为2s,半个周期为1s的闸门信号，所以我们在此模

3、块先分频产生0.5Hz的分频信号。always(posedgesysclk)beginif(cnt=26'b10111110101111000010000000)beginclk_cnt<=clk_cnt;cnt<=0;endelsebegincnt<=cnt+1;endend二进制的26'b10111110101111000010000000即为十进制的50x10A7,由程序中的clk_cnt<=clk_cnt;cnt<=0;得知会产生我们想要的周期为2s的clk_int信号。仿真结果如图1-2.砸胡脚皿皿皿皿1：邮1mli皿ijimii01|i

4、|口图1-22、4位十进制计数器模块4位十进制计数器模块包含4位十进制的计数器，用来对施加到时钟脉冲输入端的待测信号产生的脉冲进行计数，十进制计数器具有清零控制和进位扩展输出的功能。always(posedgeclkint)beginif(clk_cnt)beginif(cntp1='b1001)begincntp1<='b0000;cntp2<=cntp2+1;if(cntp2='b1001)begincntp2<=b0000;cntp3<=cntp3+1;if(cntp3='b1001)begincntp3<='b000

5、0;cntp4<=cntp4+1;if(cntp4='b1001)begincntp4<='b0000;led=1;本程序采用的是以累加的方法结合巧妙地if语句进行四重循环，实现四位十进制不同的高低级别，实现计数。一位十进制原理图仿真如图1-3。四位十进制原理图仿真如图1-4广 ri- -r in J' 'T ii' rr i n' 方in 丁 n' n”鞫Wi浦，明 MMI魏iiI /nn_u_1111111 iiinnTiii'iTinJ B U U ；图1-43、锁存模块如果计数器输出直接与译码器相连接，那么在计

6、数过程中输出端则随输入脉冲数的增加而不断跳变，那么显示数码管则也会不断闪烁跳变，让人不能看到稳定的输出，设锁存器后，则不再跳变，便可清晰读出计数结果。其生成的功能模块如图所示：if(cntp1!='b0000|cntp2!='b0000|cntp3!='b0000|cntp4!='b0000)begincntq1<=cntp1;cntq2<=cntp2;cntq3<=cntp3;cntq4<=cntp4;cntp1<='b0000;cntp2<='b0000;cntp3<='b0000;cntp4

7、<='b0000;4、动态扫描模块本设计采用扫描方式来实现LED数码管动态显示，控制好数码管之间的延迟时间相当重要。根据人眼视觉暂留原理，LED数码管每秒导通16次以上，人眼就无法LED数码管短暂的不亮，认为是一直点亮的（其实LED数码管是以一定频率在闪动的）。但是，延时（导通频率）也不是越小越好，因为LED数码管达到一定亮度需要一定时间。如果延时控制的不好则会出现闪动，或者亮度不够，根据经验，延时0.005S可以达到满意的效果。另外，显示的字符有变化时，可在延时到达后送一个地电平（共阴极数码管）LED数码管先短暂熄灭，再显示一个字符，可使在视觉上字符的变化更清楚。beginca

8、se(cnt14:13)'b00:begin scan<='b01:begin scan<='b10:begin scan<='b11:begin scan<= default:begin scan<=5、译码模块b00000001=;cdnattq<1; endb00000010;dat<=cntq2; endb00000100;dat<=cntq3; endb00001000;dat<=cntq4; end bx;dat<= bx; end译码模块是对计数出的数进行译码显示出来。endcasecas

9、e(dat3:0)4b0000:beginseg76:0=7b1111110:end4b0001:seg76:0=7b0110000;4b0010:seg76:0=7b1101101;4b0011:seg76:0=7b1111001;4b0100:seg76:0=7b0110011;4b0101:seg76:0=7b1011011;4b0110:seg76:0=7b1011111;4b0111:seg76:0=7b1110000;4b1000:seg76:0=7b1111111;4b1001:seg76:0=7b1111011;default:seg76:0=bX;其中分别对应着十进制的09这

10、是个数字。6、编译仿真最后的程序的编译仿真结果如图1-5。图1-5附录1:modulecymometer(seg7,scan,sysclk,clkin);output6:0seg7;output7:0scan;outputled;regled;inputsysclk;/20MHz时钟信号inputclkin;reg6:0seg7;reg7:0scan;reg25:0cnt;regclk_cnt;reg2:0cntp1,cntp2,cntp3,cntp4;reg2:0cntq1,cntq2,cntq3,cntq4;reg3:0dat;always(posedgesysclk)beginif(cn

11、t=26'b1_0111_1101_0111_1000_0100_0000)beginclk_cnt<=clk_cnt;cnt<=0;endelsebegincnt<=cnt+1;endendalways(posedgeclkint)beginif(clk_cnt)beginif(cntp1='b1001)begincntp1<='b0000;cntp2<=cntp2+1;if(cntp2='b1001)begincntp2<='b0000;cntp3<=cntp3+1;if(cntp3='0岬0begi

12、ncntp3<='b0000;cntp4<=cntp4+1;if(cntp4='b1001)begincntp4<='b000d=1;endendendendelsebegincntp1<=cntp+1;endendelsebeginif(cntp1!='b0000|cntp2!='b0000|cntp3!='b0000|cntp4!='b0000|)begincntq1<=cntp1;cntq2<=cntp2;cntq3<=cntp3;cntq4<=cntp4;b0000; endcntp

13、1<='b0000;cntp2<=b0000;cntp3<=b0000;cntp4<=endendalwaysbegincase(cnt14:13)'b00:beginscan<=b00000001;dat<=cntq1;end'b01:beginscan<=b00000010;dat<=cntq2;end'b10:beginscan<=b00000100;dat<=cntq3;end'b11:beginscan<=b00001000;dat<=cntq4;enddefault:beginscan<=bx;dat<=bx;endendcasecase(dat3:0)4b0000:beginseg76:0=7b1111110:end4b0001:seg76:0=7b0110000;4b0010:seg76:0=7b1101101;4