第1章_版图设计概述

1、2022-4-191IC版图设计版图设计第第1 1章章 版图设计概述版图设计概述CMOS集成电路版图集成电路版图2022-4-192内容内容版图工程师的职责版图工程师的职责课程安排课程安排授课安排授课安排实验安排实验安排上课上课CMOS集成电路版图集成电路版图2022-4-193版图工程师的职责版图工程师的职责通过通过EDA设计工具，进行集成电路后端设计工具，进行集成电路后端的版图设计和验证，最终产生送交供集成的版图设计和验证，最终产生送交供集成电路制造用的电路制造用的GDSII数据。数据。 反向分析版图反向分析版图设计设计foundry的版图单元库的版图单元库根据实际项目要求设计电路版图根据

2、实际项目要求设计电路版图设计高层次版图设计高层次版图设计版图单元库设计版图单元库CMOS集成电路版图集成电路版图2022-4-194反向分析实例反向分析实例CMOS集成电路版图集成电路版图2022-4-195反向分析实例反向分析实例CMOS集成电路版图集成电路版图2022-4-196正向版图设计正向版图设计topCMOS集成电路版图集成电路版图2022-4-197数字数字IC设计的简单流程设计的简单流程侧重版图侧重版图Logic DesignLogic SynthesisFloorplanPlace & RouteGDSIIDRC + LVSFINAL GDSIIDigital Cel

3、l LibrariesTiming CheckTiming CheckNetlistCMOS集成电路版图集成电路版图2022-4-198逻辑综合使用的单元库逻辑综合使用的单元库library ( smic18_tt ) delay_model : table_lookup ; in_place_swap_mode : match_footprint ; time_unit : 1ns ; voltage_unit : 1V ; current_unit : 1uA ; pulling_resistance_unit : 1kohm ; leakage_power_unit : 1nW ; ca

4、pacitive_load_unit ( 1,pf ) ; nom_process : 1 ; nom_voltage : 1.8 ; nom_temperature : 25 ;cell ( AND2HD1X ) area : 13.306 ; cell_leakage_power : 0.0512749 ; cell_footprint : and2 ; pin ( A ) direction : input ; capacitance : 0.00304538 ; rise_capacitance : 0.00294971 ; fall_capacitance : 0.00304538

5、; pin ( B ) direction : input ; capacitance : 0.00325375 ; rise_capacitance : 0.00320935 ; fall_capacitance : 0.00325375 ; pin ( Z ) direction : output ; capacitance : 0 ; rise_capacitance : 0 ; fall_capacitance : 0 ; max_capacitance : 0.339106 ; function : A&B ; timing ( ) related_pin : A ; tim

6、ing_sense : positive_unate ; cell_rise ( delay_template_6x6 ) Index_1 ( 0.001, 0.02, 0.14, 0.3, 0.4, 0.6 ) ; index_2 ( 0.035081, 0.070236, 0.5616, 1.20947, 1.61987, 2.44 ) ; values ( 0.076805, 0.081402, 0.106231, 0.0976, 0.090606, 0.059221, 0.143982, 0.146638, 0.175056, 0.174726, 0.16746, 0.143956,

7、详细内容详细内容CMOS集成电路版图集成电路版图2022-4-199逻辑设计逻辑设计module top_v3 (rst_n, cs_n, clk, cpu_wr, cpu_rd, cpu_addr, datain, dataout); input rst_n, clk, cpu_wr, cpu_rd, cs_n;input 2:0cpu_addr; input 31:0 datain;output 31:0 dataout; /-存储器接口存储器接口wire sel_x, sel_y, sel_m, sel_c, sel_s,sel_clr; reg 31:0 dataout;reg clr

8、_oe;assign sel_x= (cpu_addr=3b000) & !cs_n; /xalways (posedge cpu_wr or negedge rst_start)beginif(!rst_start)start=1h0;else if(sel_c)start= datain7; / startends_register_new s(.datain(mm_out),.dataout(s_out),.rst_n(rst_n), .en_wr(ctro1),.cpu_rd(cpu_rd),.clk(clk),.out_enb(out_enb),/del clr_n .syn

9、_start(syn_start),.sel_s(sel_s),.clr_oe(clr_oe); /starendmoduleCMOS集成电路版图集成电路版图2022-4-1910网表片段网表片段module body ( ai, bi, ci, si, ctri, ao, bo, co, so, ctro, rst_n, clk, mi, ssi, mo, sso );input ai, bi, ci, si, ctri, rst_n, clk, mi, ssi;output ao, bo, co, so, ctro, mo, sso; MX2X1 U14 ( .S0(ctro), .B(n

10、34), .A(n23), .Y(n30) ); OAI21X1 U15 ( .A0(ssi), .A1(n19), .B0(n32), .Y(n31) ); OAI21X1 U16 ( .A0(n20), .A1(n22), .B0(n24), .Y(n27) ); AOI21X1 U21 ( .A0(n30), .A1(n31), .B0(n21), .Y(fas) ); NAND2X1 U23 ( .A(n20), .B(n22), .Y(n24) ); AOI21X1 U26 ( .A0(n27), .A1(n28), .B0(n35), .Y(fas1) ); CLKINVX4 U2

11、7 ( .A(ci), .Y(n28) ); DFFRX1 multi_body1_ao_reg ( .D(multi_body1_ao1), .CK(clk), .RN(rst_n), .Q( ao) ); AND2X2 U28 ( .A(sub_body1_mux1), .B(mi), .Y(n19) ); );endmodule详细内容详细内容CMOS集成电路版图集成电路版图2022-4-1911驱动强度和缓冲单元驱动强度和缓冲单元1X22X44X8CMOS集成电路版图集成电路版图2022-4-1912时钟树的综合时钟树的综合CMOS集成电路版图集成电路版图2022-4-1913版图设计

12、过程版图设计过程平面布局平面布局Floorplanning 功能块布局功能块布局门的分组门的分组模块级的连接关系模块级的连接关系使用飞线使用飞线时序检查时序检查CMOS集成电路版图集成电路版图2022-4-1914功能块布局功能块布局FPUMPURAMROMCMOS集成电路版图集成电路版图2022-4-1915模块级的连接关系模块级的连接关系FPUMPURAMROMCMOS集成电路版图集成电路版图2022-4-1916使用飞线（鼠窝）使用飞线（鼠窝）34123412CMOS集成电路版图集成电路版图2022-4-1917时序检查时序检查Logic DesignLogic SynthesisFlo

13、orplanTiming CheckCMOS集成电路版图集成电路版图2022-4-1918布局布线布局布线布局布局时序驱动版图设计时序驱动版图设计I/O驱动器驱动器布线布线供电网络（供电网络（Weinberger图形）图形）时钟网络时钟网络其他的关键网络其他的关键网络手工参与手工参与CMOS集成电路版图集成电路版图2022-4-1919验证验证设计验证设计验证完成高层次版图完成高层次版图物理验证物理验证DRC和和LVSCMOS集成电路版图集成电路版图2022-4-1920标准单元技术标准单元技术网格式系统网格式系统确定网格尺寸（设计规则决定了网格尺寸）确定网格尺寸（设计规则决定了网格尺寸）规则

14、式布线器规则式布线器CMOS集成电路版图集成电路版图2022-4-1921CMOS集成电路版图集成电路版图2022-4-1922CMOS集成电路版图集成电路版图2022-4-1923小的转向不必改变金属层小的转向不必改变金属层CMOS集成电路版图集成电路版图2022-4-1924标准单元技术标准单元技术网格式布线系统要求的库设计规则网格式布线系统要求的库设计规则对齐输入和输出对齐输入和输出高度固定，宽度可变高度固定，宽度可变布线通道布线通道CMOS集成电路版图集成电路版图2022-4-1925版图工程师应掌握的知识版图工程师应掌握的知识电路设计的基础知识电路设计的基础知识集成电路制造工艺集成电

15、路制造工艺对空间和版图规划拥有直觉和想象能力对空间和版图规划拥有直觉和想象能力熟练使用熟练使用EDA工具工具仿真工具仿真工具SPICETanner系列或系列或Virtuoso Family或或SpringSoft LakerSynopsys的的Astro、Jupiter、StarRC-xt、PrimeTime、FormalityRETURNCMOS集成电路版图集成电路版图2022-4-1926课程安排课程安排RETURN教材教材CMOS集成电路版图集成电路版图概念、方法与工具概念、方法与工具 【加加】Dan Clein 著著 邓红辉邓红辉 王晓蕾王晓蕾 耿罗峰耿罗峰 等译等译参考教材参考教材集

16、成电路掩膜设计集成电路掩膜设计 Christopher Saint / Judy Saint 著著集成电路版图基础集成电路版图基础 Christopher Saint / Judy Saint 著著CMOS集成电路版图集成电路版图2022-4-1927第一章第一章 绪论绪论1.1 专业历史专业历史1.2 什么是版图设计什么是版图设计1.3 IC设计流程设计流程CMOS集成电路版图集成电路版图2022-4-19281.1 专业历史专业历史最初，最初，IC版图设计是在一种称为版图设计是在一种称为Malyer的特殊的特殊纸张上绘制的，耗时费力，同时掩膜对精确性纸张上绘制的，耗时费力，同时掩膜对精确性

17、要求很高。要求很高。第一个平台是第一个平台是CALMA公司定制的，大型计算公司定制的，大型计算机，针对机，针对PCB和和IC的专用软件。的专用软件。硬件上的最大变革是运行硬件上的最大变革是运行UNIX系统的工作站系统的工作站的出现，以及运行的出现，以及运行Linux的的PC。软件的突飞猛进。软件的突飞猛进。Cadence、Synopsys、Mentor等国际著名的等国际著名的EDA供应商。新秀供应商。新秀LakerCMOS集成电路版图集成电路版图2022-4-19291.1 专业历史（续）专业历史（续）版图综合：版图通过版图综合：版图通过“代码代码”生成，替代了手工生成，替代了手工绘制多边形的

18、传统方法。绘制多边形的传统方法。版图移植：通过映射和尖端压缩技术，实现版图版图移植：通过映射和尖端压缩技术，实现版图从一种设计规则到另一种设计规则。从一种设计规则到另一种设计规则。版图验证：版图验证：Tape-out之前的各种检查逐渐自动化之前的各种检查逐渐自动化电路综合：电路综合：Synthesis布局布线：完成对上百万个单元的实例布局，并布局布线：完成对上百万个单元的实例布局，并实现连接最小化和电路性能最优化。实现连接最小化和电路性能最优化。CMOS集成电路版图集成电路版图2022-4-19301.2 什么是版图设计什么是版图设计定义：版图设计是创建工程制图（网表）定义：版图设计是创建工程制图（网表）的精确的物理描述的过程，而这一物理描的精确的物理描述的过程，而这一物理描述遵守由制造工艺、设计流程以及通过仿述遵守由制造工艺、设计流程以及通过仿真显示为可行的性能要求所带来的一系列真显示为可行的性能要求所带来的一系列约束。约束。CMOS集成电路版图集成电路版图