数字逻辑一般时序学习教案

1、数字逻辑一般数字逻辑一般(ybn)时序时序第一页，共23页。7.1 一般时序电路设计的主要(zhyo)步骤1）根据文字叙述的逻辑功能(gngnng)或时间波形图建立原始 状态图和状态表；2）状态(zhungti)化简，消去多余状态(zhungti)，得到最简状态(zhungti)表，又 称最小化状态(zhungti)表；3）状态分配，对用文字或符号表示的状态进行编码；4）本课程要求用Verilog HDL建模；5）在EDA平台进行仿真验证（不做考核要求）第1页/共22页第二页，共23页。7.2 建立(jinl)原始状态图和状态表 充分考虑输入输出的各种状态，“宁多勿漏”。有两种常用的方法：1）

2、直接状态指定法。 根据文字描述的设计要求(yoqi)，假设一个初态，从这个初态出发，每加入一个输入，就确定其次态，该次态可能是现态本身、另一个已有状态、需新增状态。重复上述过程，直到每一个现态向次态的转换都已确定且不再产生新的状态。第2页/共22页第三页，共23页。2）信号序列法。 根据逻辑(lu j)要求，先列出输入和输出的信号序列，并用箭头标出各信号间的后续关系，再画出状态图。 序列(xli)检测器常见(chn jin)时序电路设计的举例： 串行加法器 B码识别器和双向可逆分配器 非法码检测、串行代码转换第3页/共22页第四页，共23页。7.2.1 序列(xli)检测器功能描述： 序列检测

3、器有固定的检测码，接受一组串行随机信号（X），在时钟CP的控制下，每一个CP接受一位X的数据，当输入数据与检测码相同时，检测电路输出(shch)有效信号。序列检测器（指定检测码）XZCP电路较简单，可以(ky)采用直接状态指定法。第4页/共22页第五页，共23页。1）检测码的位数=状态数；2）因为只有一位外部输入，所以每个状态有两个出口；3）相同的输入序列，可以(ky)产生不同的输出序列，分为可 重或不可重；4）先画出主序列，再画出辅助序列。要 点第5页/共22页第六页，共23页。例1：画出0101序列(xli)检测器的原始状态图和状态表。解：四位检测码应有四个状态数，分别(fnbi)为A、B

4、、C、D。先 画主序列，再画辅助序列：ABCD00/01/00/11/01/00/01/00/验证：当输入(shr)X=010101010101时，输出为Z=000100010001X/Z 输入输入X现态现态01AB/0A/0BB/0C/0CD/0A/0DB/0A/1次态/输出ZMealy型不可重！第6页/共22页第七页，共23页。分析：若输入(shr)X= 0 1 0 1 0 1 0 1 1 0 1时， 输出为Z= 0 0 0 1 0 1 0 1 0 0 1ABCD00/01/00/11/01/00/01/00/不可重：检测(jin c)到有效序后， 返回初态；可重；检测(jin c)到有效

5、序列后， 转到有关状态。 输入输入X现态现态01AB/0A/0BB/0C/0CD/0A/0DB/0C/1次态/输出(shch)Z可重！第7页/共22页第八页，共23页。01/01/01/（三位可重）11/（两位可重）11/（一位可重）11/00/00/00/（不可重）（不可重）11/00/请同学(tng xu)自己画出四种情况的状态表第8页/共22页第九页，共23页。7.2.2串行加法器例：试画串行加法器原始(yunsh)状态图。由低位向高位相加。低位相加的进位位需要保留参加高一位的运算，需要有一个(y )触发器记录有无进位的两种状态。解：设两个二进制数为：011nn011nnbbbbBaaa

6、aA 其运算的和为：011nnssssS Ci=0Ci=1000/101/110/011/100/001/010/111/AB/S ABCi0001111000/00/11/00/110/11/01/11/0Ci次态/和S第9页/共22页第十页，共23页。7.2.3 B码识别器和双向可逆分配器(自学(zxu)）移位(y wi)寄存器接收器B码识别器ZX在数字通讯中，常常用到B码识别器。当输入(shr)的信号和检测码一致时，B码识别器输出为有效，数字电路打开接收器接受数据。（在计算机网络（以太网）的同步通讯时，用01111110（7E）来表示一帧信息的开始和结束，实现帧同步的操作。）XRDR第1

7、0页/共22页第十一页，共23页。ABCDEFG01/00/00/00/01/10/11/10/10/11/01/00/01/01/请同学补充原始状态表第11页/共22页第十二页，共23页。双向可逆分配器常见于指示和指针类设备输入为X，是一个串行的数字系列；输出有n个，Zn-1， Zn-2， Z1， Z0。当X=0时，在CP作用下，将X依次(yc)分配给Zn-1， Zn-2， Z1， Z0；当X=1时，在CP的作用下，将X依次(yc)分配给Z0， Z1， Zn-2， Zn-1。例2：某双向可逆分配器如 下，做其原始(yunsh)状态图。双向可逆分配器X0Z1Z2Z3ZCP解：当X=0时，信号(

8、xnho)序列X/Z为：3Z0/2Z0/1Z0/0Z0/当X=1时，信号序列X/Z为：0Z1/1Z1/2Z1/3Z1/第12页/共22页第十三页，共23页。 因X是随机变化的，所以(suy)两种工作方式相互转换。将每个信号的两种可能转向都要考虑进去，可以得到如下信号序列：3Z0/2Z0/1Z0/0Z0/0Z1/1Z1/2Z1/3Z1/ABCDEFGHACBDEGFH1Z1/2Z1/3Z1/0Z1/2Z0/1Z0/0Z0/3Z0/2Z0/3Z1/1Z1/0Z0/2Z1/1Z0/0Z1/3Z0/第13页/共22页第十四页，共23页。7.2.4 非法(fif)码检测、串行代码转换（自学） 这类电路的

9、原始状态图通常画为树状，由信号序列决定状态。 形成状态树时注意： 1）按被检测码的位数将串行输入分段，每检测完一段都要返回初始(ch sh)态。 2）从串行输入的高位还是低位开始检测。第14页/共22页第十五页，共23页。例1：试画出检验串行输入8421码的非法码的检测(jin c) 电路的原始状态图。解：设检测出非法码时输出(shch)Z为1，正常8421码时 输出(shch)Z为0。电路由低位开始检测。 设检测电路的初态为A，随着X的第一位输入，电路由A状态转换为B（X=0）或者C（X=1）状态；随着X的第二位输入，电路由B、C状态进入D、E、F或G状态；当X的第三位输入时，状态又可以变化

10、为H、I、J、K、L、M、N或P状态。在这阶段，输出Z一直处于0状态。当X输入第四位时，在不同的现态下，若检测出不符合8421码的非法码，输出Z为1，若符合8421码，输出Z为0，电路返回(fnhu)初始态。第15页/共22页第十六页，共23页。00/01/01/01/01/01/01/01/00/00/00/00/00/00/00/00/00/00/00/00/00/01/01/11/11/11/11/11/11/00/X/Z低位高位第16页/共22页第十七页，共23页。 X 现态现态01AB/0C/0BD/0E/0CF/0G/0DH/0I/0EJ/0K/0FL/0M/0GN/0P/0HA/

11、0A/0IA/0A/1JA/0A/1KA/0A/1LA/0A/0MA/0A/1NA/0A/1PA/0A/1次态/输出(shch)Z串行8421非码检测(jin c) 原始状态表第17页/共22页第十八页，共23页。例2：试画出串行余3码-8421码的转换(zhunhun)电路的原始状态图。解：余3码为串行输入，8421码为串行输出(shch)，对照表如下：1001001100011101111001010110100110100001001011101100011001001010100000100000110084213码码码码余余转换电路从低位开始转换，输入X为余3码，输出B为8421码，

12、还需要有一位输出Z，用于检测非余3码，Z=1时，输入出现非余3码。输入输出的信号(xnho)序列为：X/BZ。电路初始态为A。分析转换规律第18页/共22页第十九页，共23页。01/00/01/00/01/00/00/00/00/00/11/10/11/11/00/10/串行余3码-8421码代码转换电路(dinl)原始状态图：10/00/00/10/00/00/10/00/00/10/10/00/10/10/HIJKLMNPGFEDBCA001010101010100111010101110100X/BZ低位高位请同学(tng xu)自己完成原始状态表伪码第19页/共22页第二十页，共23页。习题 作“101”序列检测器的状态图。该同步电路有一个输入x，一个输出Z，对应于输入序列“101”的最后一个1，输出Z=1，其它情况总是0。（1）“101”序列可以(ky)重叠，例如： x:010101101 Z:000101001（2）“101” 不重叠，例如： x:010101101 Z:000100001解：ABC01/00/0011/00/01/ABC01/00/00/00/01/可重不可重解毕。11/第20页/共22页第二十一页，共23页。补充：设计一个“1101”序列检测器，当输入(shr)X连续出现“1101” 或在出现“1101”后X一直为1时，输出Z=1；否则Z