惠州学院数电时序逻辑电路学习教案

1、会计学1惠州学院惠州学院(xuyun)数电时序逻辑电路数电时序逻辑电路第一页，共93页。一、时序逻辑电路一、时序逻辑电路(lu j din l)的结构特点：的结构特点：X(x1，x2，xi) 输入信号输入信号(xnho)Y(y1，y2，yj) 输出信号输出信号(xnho)Z (z1，z2，zk) 存储电路的输入信号存储电路的输入信号(xnho)Q(q1，q2，qL) 存储电路的输出信号存储电路的输出信号(xnho)1.时序电路包含组合电路和存储电路两个组成部分时序电路包含组合电路和存储电路两个组成部分(z chn b fn)，而，而存储电路必不可少。存储电路必不可少。2.存储电路的输出状态必须

2、反馈到输入端，与输入存储电路的输出状态必须反馈到输入端，与输入信号一起共同决定组合电路的输出信号一起共同决定组合电路的输出组组合合逻逻辑辑电电路路存存储储电电路路x1x2xiy1y2yjz1zkq1qL第1页/共92页第二页，共93页。Y(tn) = FX(tn)，Q(tn) 输出方程输出方程Q(tn+1) = GZ(tn)，Q(tn) 状态方程状态方程Z(tn) = HX(tn)，Q(tn) 驱动方程（激励方程）驱动方程（激励方程）tn，tn+1表示相邻的两个离散时间；表示相邻的两个离散时间；q1，q2，, qL为状态为状态变量，代表变量，代表(dibio)存储器的输出状态，存储器的输出状态

3、，Q为状态向量为状态向量组组合合逻逻辑辑电电路路存存储储电电路路x1x2xiy1y2yjz1zkq1qL第2页/共92页第三页，共93页。1.按照存储单元状态变化的特点，时序电路可以分成按照存储单元状态变化的特点，时序电路可以分成同步时序电路和异步时序电路两大类。同步时序电路和异步时序电路两大类。 在同步时序电路中，所有触发器的状态变化都是在同步时序电路中，所有触发器的状态变化都是在同一时钟信号作用下同时在同一时钟信号作用下同时(tngsh)发生的。发生的。 而在异步时序电路中，各触发器状态的变化不是而在异步时序电路中，各触发器状态的变化不是同时同时(tngsh)发生，而是有先有后。异步时序电

4、路根发生，而是有先有后。异步时序电路根据电路的输入是脉冲信号还是电平信号，又可分为据电路的输入是脉冲信号还是电平信号，又可分为：脉冲异步时序电路和电平异步时序电路。：脉冲异步时序电路和电平异步时序电路。一、时序逻辑电路一、时序逻辑电路(lu j din l)的分类：的分类：第3页/共92页第四页，共93页。2.按照输出信号的特点，时序电路可分为米里型（按照输出信号的特点，时序电路可分为米里型（mealy）和摩尔）和摩尔(m r)型（型（moore）两种。）两种。 mealy型电路的输出状态不仅与存储电路有关，型电路的输出状态不仅与存储电路有关，而且与输入也有关，其输出函数而且与输入也有关，其输

5、出函数Y为：为：Y(tn) = FX(tn)，Q(tn) moore型电路的输出状态仅与存储电路的状态型电路的输出状态仅与存储电路的状态有关而与输入无关，其输出函数有关而与输入无关，其输出函数Y为：为：Y(tn) = FQ(tn)第4页/共92页第五页，共93页。三、时序机：用输入信号和电路三、时序机：用输入信号和电路(dinl)状态（状态变量）状态（状态变量）的逻辑函数去描述时序电路的逻辑函数去描述时序电路(dinl)逻辑功能的方法也叫做逻辑功能的方法也叫做时序机（状态机）。时序机（状态机）。 时序电路时序电路(dinl)的典型电路的典型电路(dinl)有：寄存器，移位有：寄存器，移位寄存器

6、，计数器等，其分析方法比组合电路寄存器，计数器等，其分析方法比组合电路(dinl)更复杂更复杂些，要引进一些新方法。些，要引进一些新方法。第5页/共92页第六页，共93页。 只要只要(zhyo)能写出给定逻辑电路的输出方程、状能写出给定逻辑电路的输出方程、状态方程、驱动方程，就能表示其逻辑功能，可据此求态方程、驱动方程，就能表示其逻辑功能，可据此求出在任意给定输入变量和电路现状态下电路的次态和出在任意给定输入变量和电路现状态下电路的次态和输出。输出。第6页/共92页第七页，共93页。写各触发器的写各触发器的驱动方程驱动方程写电路的输出写电路的输出(shch)函数函数写触发器的状态方程写触发器的

7、状态方程及时及时(jsh)钟条件钟条件作作状态转换表状态转换表及及状态转换图状态转换图作作时序波形图时序波形图得到电路的逻辑功能得到电路的逻辑功能同同步步时时序序电电路路的的分分析析方方法法输入端的表达式输入端的表达式，如如T、J、K、D。组合电路的输出组合电路的输出把驱动方程代入特性方程把驱动方程代入特性方程描述输入与状态描述输入与状态转换关系的表格转换关系的表格画出画出时钟脉冲时钟脉冲作用下作用下的输入、输出波形图的输入、输出波形图第7页/共92页第八页，共93页。1.从给定的逻辑图中，写出每个触发器的驱动方程，时从给定的逻辑图中，写出每个触发器的驱动方程，时钟方程和电路的输出钟方程和电路

8、的输出(shch)方程。方程。2.求电路的状态方程。把驱动方程代入相应触发器的特求电路的状态方程。把驱动方程代入相应触发器的特性方程，可求出每个触发器的次态方程。即电路的状态性方程，可求出每个触发器的次态方程。即电路的状态方程，并标出时钟条件。方程，并标出时钟条件。一般一般(ybn)步骤步骤：3.列出完整的状态转换真值表（包括检查电路能否自启动）。画出列出完整的状态转换真值表（包括检查电路能否自启动）。画出状态转换图或时序图。依次假设初态，代入电路的状态方程，输出状态转换图或时序图。依次假设初态，代入电路的状态方程，输出方程，求出次态。（对方程，求出次态。（对n个触发器来说，应包括个触发器来说

9、，应包括2n个状态）及输出个状态）及输出，列出完整的状态转换真值表，简称状态转换表。，列出完整的状态转换真值表，简称状态转换表。4.确定确定(qudng)时序电路的逻辑功能。时序电路的逻辑功能。第8页/共92页第九页，共93页。例例:做出下图此时序逻辑电路的状态做出下图此时序逻辑电路的状态(zhungti)转换表转换表,状态状态(zhungti)转换图和时序图转换图和时序图 J1=Q2nQ3n ，K1=1 J2=Q1n ，K2=Q1n Q3n J3=Q1n Q2n ，K3=Q2nYC11J1KQF1C11J1KQF2C11J1KQF3&CP&1根据图可写出电路根据图可写出电路(

10、dinl)的驱动方程：的驱动方程：第9页/共92页第十页，共93页。将驱动方程代入将驱动方程代入JK触发器的特征方触发器的特征方程程Qn+1=JQn + KQn中，得状态方程为：中，得状态方程为： Q1n+1=Q2Q3 Q1 Q2n+1=Q1 Q2 + Q1Q3 Q2 Q3n+1=Q1Q2Q3 + Q2Q3写出输出方程为：写出输出方程为：Y=Q2Q3第10页/共92页第十一页，共93页。 由于电路由于电路(dinl)每一时刻的状态都和电路每一时刻的状态都和电路(dinl)的历史情况有关的缘的历史情况有关的缘故故,所以我们有必要将在一系列时钟信号操作下电路所以我们有必要将在一系列时钟信号操作下电

11、路(dinl)状态转换的全状态转换的全部过程找出来部过程找出来,则电路则电路(dinl)的逻辑功能便可一目了然。的逻辑功能便可一目了然。 状态转换表：若将任何一组输入变量及电路状态转换表：若将任何一组输入变量及电路(dinl)初态的取值代入初态的取值代入状态方程和输出方程，即可算得电路状态方程和输出方程，即可算得电路(dinl)次态和输出值次态和输出值; 以得到的次态以得到的次态作为新的初态，和这时的输入变量取值一起，再代入状态方程和输出方程作为新的初态，和这时的输入变量取值一起，再代入状态方程和输出方程进行计算，又可得到一组新的次态和输出值。如此继续，将结果列为真值进行计算，又可得到一组新的

12、次态和输出值。如此继续，将结果列为真值表形式，便得到状态转换表。表形式，便得到状态转换表。第11页/共92页第十二页，共93页。Q1n+1= 0 0 0 =1 1=1Q2n+1= 0 0 + 0 0 0=0Q3n+1= 0 0 0 + 0 0=0 Y=0 0=0例题中电路无输入例题中电路无输入(shr)变量，次态和输出只取决于电路的初态，设变量，次态和输出只取决于电路的初态，设初态为初态为Q3Q2Q1=000，代入其状态方程及输出方程，得：，代入其状态方程及输出方程，得：又以又以001为初态，代入得为初态，代入得 Q1n+1= 0 0 1 =0Q2n+1= 1 0 + 1 0 0=1Q3n+1

13、= 1 0 0 + 0 0=0 再以再以010为初态，代入得为初态，代入得如此继续，依次如此继续，依次(yc)得到得到100，101，110，000，又返回最初设定的初态，又返回最初设定的初态，列出其状态转换表。列出其状态转换表。Q1n+1= 1 0 0 =0 0=1Q2n+1= 0 1 + 0 0 1=1Q3n+1= 0 1 0 + 1 0=0 第12页/共92页第十三页，共93页。CP Q3Q2Q1Y00000100102010030110410005101061101700000111110000每经过七个时钟触发脉冲以后输出端每经过七个时钟触发脉冲以后输出端Y从从高电平跳变为低电平，且

14、电路的状态循环高电平跳变为低电平，且电路的状态循环一次。一次。所以此电路具有对时钟信号进行计数的功所以此电路具有对时钟信号进行计数的功能，且计数容量等于七，称为能，且计数容量等于七，称为(chn wi)七进制计数器。七进制计数器。若电路初态为若电路初态为111，代入方程得：，代入方程得：Q3Q2Q1=000，Y=1状态状态(zhungti)转换图：转换图：更形象表示时序电路的逻更形象表示时序电路的逻辑功能。辑功能。代表转换方向，输入代表转换方向，输入(shr)变量取值写出斜线之上，输出值写变量取值写出斜线之上，输出值写在斜线之下。在斜线之下。000001010011100101110111/0

15、/0/0/0/0/0/1/1Q3Q2Q1代表状态第13页/共92页第十四页，共93页。时序时序(sh x)图：图：在时钟脉冲序列作用下电路状态，输出状态随时间变化的波形图叫做在时钟脉冲序列作用下电路状态，输出状态随时间变化的波形图叫做时序时序(sh x)图。图。tQ1tQ2tQ3tYtCP第14页/共92页第十五页，共93页。例：例：已知某同步时序电路的逻辑图，分析电路的逻辑功能。已知某同步时序电路的逻辑图，分析电路的逻辑功能。解：解：1.写出各触发器的驱动方程写出各触发器的驱动方程(fngchng)和电路的输出方程和电路的输出方程(fngchng)。驱动驱动(q dn)方程：方程：T1= X

16、Q1nXT2= XQ1n输出方程输出方程:XQ1nQ2nZ = XQ2nQ1n2.写状态方程写状态方程T触发器的特性触发器的特性方程为：方程为：nn1nQTQT Q nQT将将T1n、 T2n代入则得到代入则得到两个触发器的特性方程两个触发器的特性方程nn11QXQX n1QX nn1n22222QTQTQnnnn2121QXQQXQ nn1n11111QTQT Q第15页/共92页第十六页，共93页。3.作出电路的状态作出电路的状态(zhungti)转换表及状态转换表及状态(zhungti)转换图转换图描述输入与状态描述输入与状态转换关系的表格转换关系的表格现现 入入X现现 态态Q2n Q1

17、n现控制入现控制入T2 T1次次 态态Q2n+1 Q1n+1现输出现输出Z输入：输入信号、触输入：输入信号、触发器的输入及现态量发器的输入及现态量输出：触发器的次输出：触发器的次 态及组合输出态及组合输出Z填表方法填表方法(fngf)：0 00 100001 01 111110 00 11 01 10 000 0T1= XT2n = XnQ1nZ = XQ2nQ1nX Q2n Q1n 所有组合所有组合求求T1T2Z由状态方程由状态方程求求Q2 n+1 Q1 n+1T1 = XT2 = XQ1n0 1Z = XQ2nQ1n00 10 10 001 00 001 10 001 01 001 11

18、100 00 01第16页/共92页第十七页，共93页。现现 入入X=现现 态态Q2n Q1n现控制入现控制入T2 T1次次 态态Q2n+1 Q1n+1现输出现输出Z0 00 100001 01 111110 00 11 01 10 000 00 100 10 10 001 00 001 10 001 01 001 11 100 00 01由状态表绘出状态图由状态表绘出状态图电路状态电路状态转换条件转换条件转换方向转换方向000110111/11/01/0X/Z1/00/00/00/00/0第17页/共92页第十八页，共93页。由状态图得电路由状态图得电路(dinl)的逻辑功能：的逻辑功能：电

19、路电路(dinl)是一个可控是一个可控4进制计数器。进制计数器。 X端是控制端，时钟脉冲作为计端是控制端，时钟脉冲作为计数脉冲输入。数脉冲输入。X=1 初态为初态为00时，时，实现实现4进制进制加计数加计数;X=0时时保持原态。保持原态。 电路属于米莱型、可控电路属于米莱型、可控4进制计数器。进制计数器。输出不仅取决于电路本身的状态，而且也与输入变量输出不仅取决于电路本身的状态，而且也与输入变量X有关。有关。000110111/11/01/0X/Z1/00/00/00/00/0第18页/共92页第十九页，共93页。4.作时序作时序(sh x)波形图波形图初始状态初始状态Q2nQ1n为为00，输

20、入，输入(shr)X 的序列为的序列为1111100111。X=1，4进制加进制加计数计数X=0保持原态保持原态010010111000010010001010X=1，4进制进制加计数加计数第19页/共92页第二十页，共93页。6.3常用的时序电路分析常用的时序电路分析6.3.1寄存器和移位寄存器寄存器和移位寄存器 在数字系统中，常需要将一些数码暂时在数字系统中，常需要将一些数码暂时存放起来，这种暂时存放数码的电路就叫寄存放起来，这种暂时存放数码的电路就叫寄存器。一个触发器可以寄存存器。一个触发器可以寄存1位二进制数码位二进制数码，要寄存几位数码，就应具备几个触发器。，要寄存几位数码，就应具备

21、几个触发器。此外，寄存器还应具有由门电路构成的控制此外，寄存器还应具有由门电路构成的控制电路，以保证信号的接收和清除电路，以保证信号的接收和清除(qngch)。 移位寄存器除了具有寄存数码的功能外移位寄存器除了具有寄存数码的功能外，还具有移位功能，即在移位脉冲作用下，还具有移位功能，即在移位脉冲作用下，能够把寄存器中的数依次向右或向左移。它能够把寄存器中的数依次向右或向左移。它是一个同步时序逻辑电路。是一个同步时序逻辑电路。第20页/共92页第二十一页，共93页。6.3.1寄存器和移位寄存器和移位(y wi)寄存器寄存器双双2位寄存器位寄存器74LS75 定义：在数字电路中，用来存放定义：在数

22、字电路中，用来存放(cnfng)二进制数据或代码的电路二进制数据或代码的电路。 当当CP= 1时，送到数据输入端的时，送到数据输入端的数据被存入寄存器，当数据被存入寄存器，当 CP=0时，时，存入寄存器的数据将保持不变存入寄存器的数据将保持不变。 并行输入、并行输出并行输入、并行输出双双2位寄存器位寄存器74LS75（1）寄存器）寄存器第21页/共92页第二十二页，共93页。 该寄存器具有异步清零功该寄存器具有异步清零功能，当能，当RD=0时，触发器全部时，触发器全部清零；当清零；当RD=1，仅在上升沿，仅在上升沿，送到数据输入端的数据被存，送到数据输入端的数据被存入入(cn r)寄存器，实现

23、送数寄存器，实现送数功能。由于此寄存器是由边沿功能。由于此寄存器是由边沿触发器构成，所以其抗干扰能触发器构成，所以其抗干扰能力很强。力很强。4位寄存器位寄存器74LS175 4位寄存器位寄存器74LS175第22页/共92页第二十三页，共93页。 单拍工作方式寄存器，其接收单拍工作方式寄存器，其接收(jishu)数码时数码时所有数码都是同时读入的，而且触发器中的数据所有数码都是同时读入的，而且触发器中的数据是并行地出现在输出端的，因此称此种输入、输是并行地出现在输出端的，因此称此种输入、输出方式为并行输入、并行输出方式。出方式为并行输入、并行输出方式。1DC1Q0Q0D0CP1DC1Q1Q1D

24、11DC1Q3Q3D31DC1Q2Q2D274ls175逻辑图逻辑图第23页/共92页第二十四页，共93页。二二. 移位移位(y wi)寄存寄存器器 所谓所谓“移位移位”，就是将寄存器所存各位，就是将寄存器所存各位 数据，在每个移位脉冲的作用下，向左或数据，在每个移位脉冲的作用下，向左或向右移动一位。根据移位方向向右移动一位。根据移位方向(fngxing)，常把它分成左移寄存器、右移寄存器，常把它分成左移寄存器、右移寄存器 和和 双向移位寄存器三种：双向移位寄存器三种：寄存器寄存器左移左移(a)寄存器寄存器右移右移(b)寄存器寄存器双向双向移位移位(c)第24页/共92页第二十五页，共93页。

25、 根据移位数据根据移位数据的输入的输入(shr)输出方式，又可输出方式，又可将它分为串行输将它分为串行输入入(shr)串行串行输出、串行输入输出、串行输入(shr)并行输并行输出、并行输入出、并行输入(shr)串行输串行输出和并行输入出和并行输入(shr)并行输并行输出四种电路结构出四种电路结构：FFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFF串入串出串入串出串入并出串入并出并入并入(bn r)串出串出并入并入(bn r)并出并出第25页/共92页第二十六页，共93页。从从CP上升沿开始到输出新状态的建立需要经过一上升沿开始到输出新状态的建立需要经过一段传输延迟时间，所以当段传

26、输延迟时间，所以当CP上升沿同时作用于所上升沿同时作用于所有触发器时，它们输入端的状态都未改变。于是有触发器时，它们输入端的状态都未改变。于是，FF1按按Q0原来的状态翻转，原来的状态翻转， FF2按按Q1原来的状原来的状态翻转，态翻转， FF3按按Q2原来的状态翻转，同时，输入原来的状态翻转，同时，输入端的代码存入端的代码存入FF0，总的效果是寄存器的代码依，总的效果是寄存器的代码依次右移一位。例如在四个次右移一位。例如在四个CP周期内输入代码依次周期内输入代码依次为为1011，移位，移位(y wi)情况如状态表。情况如状态表。 DI 1D FF0 C1 1D FF1 C1 1D FF2 C

27、1 1D FF3 C1 CP 串行串行 输入输入 移位移位 脉冲脉冲 串行串行 输出输出 DO Q0 Q1 Q2 Q3 并并 行行 输输 出出 CP VIQ0Q1Q2Q30000001110002001003110104111016.3 常用(chn yn)时序逻辑电路u 4位右移位右移(yu y)移位移位寄存器寄存器第26页/共92页第二十七页，共93页。 可见，经过可见，经过4个个CP信号后，串行信号后，串行输入的四位代码输入的四位代码(di m)全部移入了全部移入了移位寄存器，并在四个输出端得到并移位寄存器，并在四个输出端得到并行输出代码行输出代码(di m)。利用移位寄存。利用移位寄存

28、器可实现代码器可实现代码(di m)的串行的串行并行并行转换。转换。 如果首先将如果首先将4位数据并行地置入移位数据并行地置入移位寄存器的位寄存器的4个触发器中，然后连续加个触发器中，然后连续加入入4个移位脉冲，则移位寄存器中的个移位脉冲，则移位寄存器中的4位代码位代码(di m)将从串行输出端将从串行输出端D0依依次送出，从而实现数据的并行次送出，从而实现数据的并行串行串行转换。转换。tCP0tQ01tQ11tQ2tQ3tVI1第27页/共92页第二十八页，共93页。用用JK触发器构成的移位寄存器触发器构成的移位寄存器,功能和上面电路功能和上面电路(dinl)相同相同DI1JFF0C11JF

29、F0C11JFF0C11JFF0C1CP串串 行行输输 入入移移 位位脉脉 冲冲串串 行行输输 出出DOQ0Q1Q2Q3 并并 行行 输输 出出1K11K1K1K第28页/共92页第二十九页，共93页。为便于扩展逻辑功能和增加为便于扩展逻辑功能和增加(zngji)使用的灵活性，在定型生产的移位寄存器使用的灵活性，在定型生产的移位寄存器集成电路上有的又附加了左、右移控制、数据并行输入、保持、异步置零（复集成电路上有的又附加了左、右移控制、数据并行输入、保持、异步置零（复位）等功能。如位）等功能。如74LS194A是一个是一个4位双向移位寄存器。位双向移位寄存器。 第29页/共92页第三十页，共9

30、3页。双向移位双向移位(y wi)寄存器寄存器74LS194A的功能的功能表表:RDS1S0工作状态0XX置零100保持101右移110左移111并行输入第30页/共92页第三十一页，共93页。双向移位双向移位(y wi)寄存器寄存器74LS194 (a) 引脚排列图 16 15 14 13 12 11 10 9 74LS194 1 2 3 4 5 6 7 8 VCC Q0 Q1 Q2 Q3 CP M1 M0 CR DSR D0 D1 D2 D3 DSL GND 第31页/共92页第三十二页，共93页。用两片用两片74LS194A接成接成8位双向移位位双向移位(y wi)寄存器寄存器:DIRD

31、0D1D2D3DIL74LS194Q0Q1Q2Q3S1S0CPRDDIRD0D1D2D3DIL74LS194Q0Q1Q2Q3S1S0CPRDS1S0 右移右移串行输入串行输入 左移左移串行输入串行输入CPRD第32页/共92页第三十三页，共93页。74LS194应用应用(yngyng)举例举例P276 例例6.3.1第33页/共92页第三十四页，共93页。6.3.2计数器计数器 用于对时钟脉冲计数，还可用于定时、分频、用于对时钟脉冲计数，还可用于定时、分频、产生产生(chnshng)节拍脉冲和脉冲序列、进行数字节拍脉冲和脉冲序列、进行数字运算等。运算等。1.按计数器中的触发器是否同时翻转分类，

32、可把计按计数器中的触发器是否同时翻转分类，可把计数器分为同步和异步两类。在同步计数器中，当数器分为同步和异步两类。在同步计数器中，当时钟脉冲输入时触发器的翻转是同时发生的。而时钟脉冲输入时触发器的翻转是同时发生的。而在异步计数器中，触发器的翻转有先有后，不同在异步计数器中，触发器的翻转有先有后，不同时翻转。时翻转。2.按计数过程中计数器中的数字增减(zn jin)分类：加法加法(jif)计数计数器：器：减法计数器：做依次递减计数减法计数器：做依次递减计数可逆计数器：计数过程可增可减可逆计数器：计数过程可增可减随计数脉冲的输入而做依次随计数脉冲的输入而做依次递增计数递增计数第34页/共92页第三

33、十五页，共93页。3.按计数器中数字按计数器中数字(shz)的编码方式分：二进制计数器、的编码方式分：二进制计数器、二十进制计数器、循环码计数器等二十进制计数器、循环码计数器等4.按计数容量分类：有十进制计数器、按计数容量分类：有十进制计数器、 十二进制计数器十二进制计数器、六十进制计数器等等。、六十进制计数器等等。一、同步一、同步(tngb)计数器：计数器：1.同步同步(tngb)二进制计数器二进制计数器a). 同步同步(tngb)二进制加法二进制加法计数器：计数器： 同步计数器既可用同步计数器既可用T触发器构成，也可以用触发器构成，也可以用T 触发器构触发器构成。成。第35页/共92页第三

34、十六页，共93页。1J1KC1Q0T0=1FF01J1KC1Q1T1FF1CP1J1KC1Q2T2FF21J1KC1Q3T3FF3&G12G2&C计计数数脉脉冲冲用用T触发器构成的同步触发器构成的同步(tngb)二进制加法计数器二进制加法计数器 驱动(q dn)方程： T0=1 T1=Q0 T2=Q0Q1 T3= Q0Q1Q2第36页/共92页第三十七页，共93页。 Q0n+1 = Q0 Q1n+1 = Q0Q1+ Q0Q1 Q2n+1 = Q0Q1Q2+ Q0Q1Q2 Q3n+1 = Q0Q1Q2Q3 + Q0Q1Q2Q3电路电路(dinl)的状的状态方程：态方程：电路的输出

35、电路的输出(shch)方程：方程：C = Q0Q1Q2Q3第37页/共92页第三十八页，共93页。状态状态(zhungti)转换表转换表Q3Q2Q1Q00 00 00 00 00 00 00 01 10 00 00 01 11 10 02 20 00 01 10 02 20 03 30 00 01 11 13 30 04 40 01 10 00 04 40 05 50 01 10 01 15 50 06 60 01 11 10 06 60 07 70 01 11 11 17 70 08 81 10 00 00 08 80 09 91 10 00 01 19 90 010101 10 01 10

36、 010100 011111 10 01 11 111110 012121 11 10 00 012120 013131 11 10 01 113130 014141 11 11 10 014140 015151 11 11 11 115151 116160 00 00 00 00 00 0计数顺序计数顺序电路状态电路状态等效十进制数等效十进制数 进位输出进位输出C第38页/共92页第三十九页，共93页。0010/0/0/0/0/0/0/100110001000001000101011001111000/0/01010/0/0/0/0100110111100/0111111101101/0/0

37、Q3Q2Q1Q0/C电路的状态电路的状态(zhungti)转换图转换图每输入每输入(shr)16个计数脉冲个计数脉冲计数器工作一个循环，并在计数器工作一个循环，并在输出端产生一个进位输出信输出端产生一个进位输出信号，所以又把这个电路叫十号，所以又把这个电路叫十六进制计数器。六进制计数器。第39页/共92页第四十页，共93页。电路电路(dinl)的的时序图时序图由时序图上可以看由时序图上可以看出，若计数输入脉出，若计数输入脉冲冲(michng)的频率的频率为为f0，则，则Q0、 Q1、 Q2、 和和Q3端输出脉端输出脉冲冲(michng)的频率的频率将依次为将依次为f0/2、 f0/4、 f0/

38、8、和、和f0/16。针对计数器的这种针对计数器的这种分频功能，也把它分频功能，也把它叫做分频器。叫做分频器。 C P t Q0 t Q1 t Q2 t Q3 t C t 第40页/共92页第四十一页，共93页。4位同步位同步(tngb)二进制计数器二进制计数器74161的逻辑的逻辑图图具有二进制加法计数功具有二进制加法计数功能之外能之外,还具有预置还具有预置(y zh)数、保持和异步置数、保持和异步置零等附加功能。零等附加功能。LD 为为预置预置(y zh)数控制端数控制端，RD为异步置零端，为异步置零端，D0D3为数据输入端为数据输入端，C为进位输出端，为进位输出端，EP和和ET为工作状态

39、控制为工作状态控制端。端。第41页/共92页第四十二页，共93页。74161的功能表如下的功能表如下(rxi):CPRDLDEPET工作状态X0XXX置零10XX预置数X1101保持X11X0保持(但C =0 )1111计数74LS161的功能的功能(gngnng)和引脚排列和和引脚排列和74161相同。相同。第42页/共92页第四十三页，共93页。 四位四位(s wi)(s wi)二进制同步计数器二进制同步计数器74LS161 74LS161 四个主从四个主从(zhcng)J-K触发器构成触发器构成(1) 逻辑逻辑(lu j)符号符号D A:高位高位低位（低位（预置数预置数）CLK: 时钟时

40、钟输入输入CLR: 异步清零，低电平有效。异步清零，低电平有效。LOAD: 同步预置，低电平有效。同步预置，低电平有效。QD QA:高位高位低位低位ENP、ENT：使能端，多片级联：使能端，多片级联。QA14QB13QC12QD11RCO15A3B4C5D6ENP7ENT10LOAD9CLR1CLK2U174LS161DRCO：进位：进位。第43页/共92页第四十四页，共93页。b). 同步同步(tngb)二进制减法计数器：二进制减法计数器：用用T触发器接成的同步触发器接成的同步(tngb)二进制减法计数二进制减法计数器器第44页/共92页第四十五页，共93页。Q3Q2Q1Q00 00 00

41、00 00 00 01 11 11 11 11 11 115150 02 21 11 11 10 014140 03 31 11 10 01 113130 04 41 11 10 00 012120 05 51 10 01 11 111110 06 61 10 01 10 010100 07 71 10 00 01 19 90 08 81 10 00 00 08 80 09 90 01 11 11 17 70 010100 01 11 10 06 60 011110 01 10 01 15 50 012120 01 10 00 04 40 013130 00 01 11 13 30 01414

42、0 00 01 10 02 20 015150 00 00 01 11 10 016160 00 00 00 00 01 1计数顺序计数顺序电路状态电路状态等效十进制数等效十进制数 借位输出借位输出B同步二进制减法同步二进制减法(jinf)计数器的状态转换真值表计数器的状态转换真值表第45页/共92页第四十六页，共93页。 有些应用场合要求计数器既能进行递增有些应用场合要求计数器既能进行递增(dzng)计数又计数又能进行递减计数，这就需要做成加能进行递减计数，这就需要做成加/减（可逆）计数器。减（可逆）计数器。 74LS191和和74LS193是具有异步预置数功能的同步二进制是具有异步预置数功

43、能的同步二进制加加/减法计数器。减法计数器。 b). 同步同步(tngb)二进制加二进制加/减法计数器：减法计数器：第46页/共92页第四十七页，共93页。单时钟同步单时钟同步(tngb)十六十六进制加进制加/减计数器减计数器74LS191LD 为预置为预置(y zh)数数输入端，输入端，D0D3为为数据输入端，数据输入端，U/D为为加减技术控制端，加减技术控制端，C/B为进位为进位/借位输出借位输出端输出端，端输出端，CP0为串为串行时钟输出端。行时钟输出端。电路只有电路只有(zhyu)一个时钟信号输入一个时钟信号输入端，电路的加、减端，电路的加、减由由U/D的电平决定的电平决定，所以称这种

44、电路，所以称这种电路结构为单时钟结构结构为单时钟结构。第47页/共92页第四十八页，共93页。74191的功能表的功能表CPSLD U/D工作状态X11X保持XX0X预置数010加法计数011减法计数74191的时序(sh x)图：CP0是串行时钟输出端。是串行时钟输出端。当当C/B=1的情况下，在下的情况下，在下一个一个CPI上升上升(shngshng)沿到达前沿到达前CPO端有一个负脉冲输端有一个负脉冲输出出第48页/共92页第四十九页，共93页。双时钟双时钟(shzhng)同步同步十六进制加十六进制加/减计数器减计数器74LS193加法计数脉冲加法计数脉冲(michng)和减法计和减法计

45、数脉冲数脉冲(michng)来来自两个不同的脉冲自两个不同的脉冲(michng)源。当源。当CPU端有计数脉冲端有计数脉冲(michng)输入时，输入时，计数器做加法计数；计数器做加法计数；当当CPD有计数脉冲有计数脉冲(michng)输入时，输入时，计数器做减法计数。计数器做减法计数。加到加到CPU和和CPD上的上的计数脉冲计数脉冲(michng)在时间上应该错开。在时间上应该错开。74193也具有异步置零也具有异步置零和预置数功能。和预置数功能。第49页/共92页第五十页，共93页。2. 同步(tngb)十进制计数器a)同步(tngb)十进制加法计数器T0=1T1=Q0Q3T2=Q0Q1T

46、3=Q0Q1Q2+Q0Q3Q0n+1=Q0Q1n+1=Q0Q3Q1+Q0Q3Q1Q2n+1=Q0Q1Q2+Q0Q1Q2Q3n+1=(Q0Q1Q2+Q0Q3)+ (Q0Q1Q2+Q0Q3)Q3状态方程：状态方程：驱动驱动(q dn)方程方程：由由T触发器构成，在二进制加法计数器基础上改造触发器构成，在二进制加法计数器基础上改造(gizo)得到得到第50页/共92页第五十一页，共93页。Q3Q2Q1Q00 00 00 00 00 00 00 01 10 00 00 01 11 10 02 20 00 01 10 02 20 03 30 00 01 11 13 30 04 40 01 10 00 0

47、4 40 05 50 01 10 01 15 50 06 60 01 11 10 06 60 07 70 01 11 11 17 70 08 81 10 00 00 08 80 09 91 10 00 01 19 91 110100 00 00 00 00 00 00 01 10 01 10 010100 01 11 10 01 11 111111 12 20 01 11 10 06 60 00 01 11 10 00 012120 01 11 11 10 01 113131 12 20 01 10 00 04 40 001110140111111512001020计数顺序计数顺序电路状态电路

48、状态等效十进制数等效十进制数 进位输出进位输出C状态(zhungti)转换表：第51页/共92页第五十二页，共93页。 0010 0011 0001 0000 0100 0101 0110 0111 1000 1010 1001 1011 1100 1111 1110 1101 Q3Q2Q1Q0 电路电路(dinl)的状态的状态转换图转换图第52页/共92页第五十三页，共93页。同步同步(tngb)十进制加法计数器十进制加法计数器74LS160的逻辑图的逻辑图74160的功能表与的功能表与74161的功能表相的功能表相同同(xin tn)，不同的只是进制不同的只是进制。LD 为预置数控制端为预

49、置数控制端，RD为异步置零端为异步置零端，D0D3为数据输为数据输入端，入端，C为进位输出为进位输出(shch)端，端，EP和和ET为工作状态控制为工作状态控制端。端。第53页/共92页第五十四页，共93页。b)同步(tngb)十进制减法计数器从同步二进制减法计数器基础从同步二进制减法计数器基础(jch)上演变而来，其驱动方上演变而来，其驱动方程和状态方程如下：程和状态方程如下：T0=1T1=Q0 (Q1Q2Q3)T2=Q0Q1(Q1Q2Q3)T3=Q0Q1Q2Q0n+1=Q0Q1n+1=Q0 (Q2+Q3) Q1+Q0 Q1Q2n+1=(Q0Q1Q3)Q2+(Q0+Q1) Q2Q3n+1=(

50、Q0Q1Q2)Q3+ (Q0+Q1+Q2)Q3第54页/共92页第五十五页，共93页。Q3Q2Q1Q00 00 00 00 00 00 00 01 11 10 00 01 11 10 02 21 10 00 00 02 20 03 30 01 11 11 13 30 04 40 01 11 10 04 40 05 50 01 10 01 15 50 06 60 01 10 00 06 60 07 70 00 01 11 17 70 08 80 00 01 10 08 80 09 90 00 00 01 19 91 110100 00 00 00 00 00 00 01 11 11 11 115

51、150 01 11 11 11 10 014140 02 21 11 10 01 113130 03 31 11 10 00 012120 04 41 10 01 11 111110 05 51 10 01 10 010100 06100190计数顺序计数顺序电路状态电路状态等效十进制数等效十进制数 进位输出进位输出B状态状态(zhungti)转换表：转换表：第55页/共92页第五十六页，共93页。单时钟单时钟(shzhng)同步十进制可逆计数器同步十进制可逆计数器74LS190的逻辑图的逻辑图当加减控制信号当加减控制信号(xnho)U/D=0时做加法计时做加法计数；数；当当U/D=1时做减法

52、计数时做减法计数LD 为预置数输入端为预置数输入端，D0D3为数据输入为数据输入端，端，U/D为加减技术为加减技术控制端，控制端，C/B为进位为进位/借位输出借位输出(shch)端端输出输出(shch)端，端，CP0为串行时钟输出为串行时钟输出(shch)端。端。74LS190的功能表与的功能表与74LS191的功能表相同，不同的功能表相同，不同的只是进制。的只是进制。第56页/共92页第五十七页，共93页。二、异步计数器：二、异步计数器：1异步二进制计数器：采用从低位到高位逐位进位(jnwi)的方式工作。11JFF0C11JFF1C11JFF2C1CP0Q0Q1Q21K1K1K由由T触发器构

53、触发器构成，只需将低成，只需将低位触发器的位触发器的Q端端接至高位接至高位(o wi)触发器的时触发器的时钟输入端就行钟输入端就行了。了。由时序图可见，触由时序图可见，触发器输出端状态的发器输出端状态的建立建立(jinl)要比要比CP下降沿滞后一个传下降沿滞后一个传输延迟时间。输延迟时间。第57页/共92页第五十八页，共93页。用上升沿触发的用上升沿触发的T触发器同样触发器同样(tngyng)可以组成异步二进制加法计可以组成异步二进制加法计数器，但每一级触发器的进位脉冲应改由数器，但每一级触发器的进位脉冲应改由Q端输出。端输出。由由T触发器组成的异步二进制减法计数器触发器组成的异步二进制减法计

54、数器11JFF0C11JFF1C11JFF2C1CP0Q0Q1Q21K1K1K第58页/共92页第五十九页，共93页。异步二进制减法异步二进制减法(jinf)计数器计数器异步二进制加法和减法计数器都是将低位触发器的一个输出端接到异步二进制加法和减法计数器都是将低位触发器的一个输出端接到高位触发器的时钟输入端而构成。采用下降沿动作的高位触发器的时钟输入端而构成。采用下降沿动作的T触发器时触发器时，加法计数器以，加法计数器以Q端为输出端，减法计数器以端为输出端，减法计数器以Q端为输出端。而在端为输出端。而在采用上升沿动作的采用上升沿动作的T 触发器时，情况触发器时，情况(qngkung)正好相反，

55、加法正好相反，加法计数器以计数器以Q端为输出端，减法计数器以端为输出端，减法计数器以Q端为输出端。端为输出端。第59页/共92页第六十页，共93页。2异步十进制计数器异步十进制计数器1JFF0C11JFF1C1CP0Q0Q1Q21K1JFF2C11K1K1JFF3C11K&Q3J0=K0=1J1=Q3 , K2=1J2=K2=1J3=Q1Q2驱动驱动(q dn)方程方程：状态方程与时钟状态方程与时钟(shzhng)条件：条件：Q0n+1=Q0 (CP0)Q1n+1=Q3Q1 (CP1=Q0)Q2n+1=Q2 (CP2=Q1)Q3n+1=Q1Q2Q3 (CP3=Q0)第60页/共92页第

56、六十一页，共93页。C PtQ0Q1Q2Q3tttt异步十进制加法异步十进制加法(jif)计数器的时计数器的时序图序图和同步计数器相比，异步计数器具有结构简单的优点。但异步计数和同步计数器相比，异步计数器具有结构简单的优点。但异步计数器也存在两个明显的缺点：一个是工作频率比较低，因为异步计数器也存在两个明显的缺点：一个是工作频率比较低，因为异步计数器的各级触发器是以串行进位方式连接的；第二个是在电路状态译器的各级触发器是以串行进位方式连接的；第二个是在电路状态译码时存在竞争码时存在竞争(jngzhng)冒险现象。冒险现象。第61页/共92页第六十二页，共93页。二五十进制异步计数器二五十进制异

57、步计数器74LS290F1和和F3的的CP端从端从CP1端单独引出。若以端单独引出。若以CP0为计数脉冲输入端、为计数脉冲输入端、Q0为输出端为输出端，即得到，即得到(d do)二进制计数器（或二分频器）；若以二进制计数器（或二分频器）；若以CP1作为计数脉冲输入端作为计数脉冲输入端、Q3为输出端，则得到为输出端，则得到(d do)五进制计数器（或五分频器）；若将五进制计数器（或五分频器）；若将CP1与与Q0相连，同时以相连，同时以CP0为计数脉冲输入端、为计数脉冲输入端、Q3为输出端，则得到为输出端，则得到(d do)十进制计十进制计数器（或十分频器）。数器（或十分频器）。1JFF0C11J

58、FF1C1CP0Q0Q1Q21K1JFF2C11K1K1JFF3C11K&Q3SR1 R1 RRS&S91S92&R01R02CP1第62页/共92页第六十三页，共93页。三、任意进制计数器的构成三、任意进制计数器的构成(guchng)方法：方法：目前常见的计数器芯片在计数进制上只做成应用较广的几种类型，目前常见的计数器芯片在计数进制上只做成应用较广的几种类型，如十进制、十六进制、如十进制、十六进制、7位二进制、位二进制、12位二进制、位二进制、14位二进制等。位二进制等。在需要其它任意在需要其它任意(rny)一种进制的计数器时，只能用已有的计数器一种进制的计数器时，只

59、能用已有的计数器产品经外电路的连接方式得到。产品经外电路的连接方式得到。假定已有的是假定已有的是N进制计数器，而需要得到进制计数器，而需要得到M进制计数器。进制计数器。1当当MN时：必须用多片时：必须用多片N进制计数器组合构成，连接方式可分为串进制计数器组合构成，连接方式可分为串行进位方式、并行进位方式、整体置零方式和整体置数方式几种行进位方式、并行进位方式、整体置零方式和整体置数方式几种(j zhn)。例例1：试用两片同步十进制计数器接成百进制计数器。：试用两片同步十进制计数器接成百进制计数器。进进位位输输出出D0D1D2D3CLDRDQ0Q1Q2Q3EPETCP1D0D1D2D3CLDRD

60、Q0Q1Q2Q3EPETCPCP11并行进位并行进位(jnwi)的连的连接方式接方式第66页/共92页第六十七页，共93页。例例2.试用试用(shyng)两片同步十进制计数器两片同步十进制计数器74160接成二十九进制计数器接成二十九进制计数器D0D1D2D3CLDRDQ0Q1Q2Q3EPETCPCP11进进位位输输出出D0D1D2D3CLDRDQ0Q1Q2Q3EPETCP111串行进位的连接串行进位的连接(linji)方式方式D0D1D2D3CLDRDQ0Q1Q2Q3EPETCPCP1进进位位输输出出D0D1D2D3CLDRDQ0Q1Q2Q3EPETCP11&G2第67页/共92页第六十八页，共93页。四移位四移位(y wi)寄存器型计数器寄存器型计数器环形计数器环形计