时序电路设计101序列检测器

1、数字逻辑设计及应用课程设计报告姓 名： 雷 蕾 选课号： 设计题号： 5 一设计题目：设计101序列检测器二设计要求要求使用状态机设计一个序列检测器，检测输入数据，当输入中出现101时，输出1，否则输出为0。不进行重复判断，即当出现10101时，输出为00100判断的具体流程如下：1. 电路复位，进入状态S0，等待输入2. S0状态下：如果输入为0，则停留在S0，如果输入为1，则跳转到S13. S1状态下：如果输入为0，则跳转到S2，如果输入为1，则停留在S14. S2状态下：如果输入为1，则输出1，并跳转到S0，如果输入为0，则输出0，并跳转到S0检测器电路实现：时钟信号，1 bit输入待判

2、断信号，1bit输出判断结果。三设计过程1.设计方案：通过使用ISE编写verilog语言，实现以下过程： 1 01 00 0 1 s0 s1 10 0 0/1 s3 只有当s3接收到的输入信号为1的时候，输出才会为1，其余时候输出都为0.2. 设计程序：模块文件：timescale 10ns/1ns/ Company: / Engineer: / / Create Date: 21:02:40 06/06/2012 / Design Name: / Module Name: abcd / Project Name: / Target Devices: / Tool versions: / D

3、escription: / Dependencies: / Revision: / Revision 0.01 - File Created/ Additional Comments: /module abcd( input reset, input clk, input ipt, output reg result );parameter 1:0 s0 = 2'b00, s1 = 2'b01, s2 = 2'b10;reg1:0 state;always (posedge clk)beginif(reset)beginstate<=s0;result<=0

4、;endelsebegincase(state)s0:beginif(ipt=0)beginstate<=s0;result<=0;endelsebeginstate<=s1;result<=0;endends1:beginif(ipt=0)beginstate<=s2;result<=0;endelsebeginstate<=s1;result<=0;endends2:beginif(ipt=0)beginstate<=s0;result<=0;endelsebeginstate<=s0;result<=1;endend

5、default:beginstate<=s0;result<=0;endendcaseendendendmodule测试文件：timescale 10ns / 1ps/ Company: / Engineer:/ Create Date: 23:05:50 06/06/2012/ Design Name: test_detector/ Module Name: D:/TDDOWNLOAD/fortwo2/haha.v/ Project Name: fortwo2/ Target Device: / Tool versions: / Description: / Verilog Te

6、st Fixture created by ISE for module: test_detector/ Dependencies:/ / Revision:/ Revision 0.01 - File Created/ Additional Comments:/ /module haha;module test_detector();reg clk;reg reset;reg ipt;wire result;integer i;initial clk=1;always #1 clk=clk;initialbeginreset=1;ipt=0;#4reset=0;for(i=0;i<21

7、;i=i+1)beginipt=indatai;#2;end#10$stop;endabcd detector_instance(.clk(clk),.reset(reset),.ipt(ipt),.result(result);endmodule3. 仿真结果4 设计结论(包括：设计结果分析、设计中遇到的问题、设计心得和体会等)1. 设计结果分析：以时钟信号的一个周期为基准，有仿真结果可看出，当输入（ipt）为连续的一个周期高一个周期的低一个周期的高（即101）时，输出（result）为高。与设计要求一致，达到了检测101的目的。2. 设计中遇到的问题：（1） .由于之前没有接触过verilog，所以就算明白原理也感觉无从下手。（2） .在verilog语言写好了之后，做不到仿真。结果将程序模块化了之后，又分别放在了两个文件里面，便能够做仿真了。 3. 设计心得和体会：（1） .从一点都不懂