数字电路基础D主从触发器

1、4.3主从触发器 为了克服同步触发器的空翻现象，希望在每个时钟周期里(CPl期间)输出端的状态只能改变一次，这样就在同步触发器的基础上发展了主从结构的触发器，目前广泛使用的是主从JK触发器。本节中，首先介绍主从RS触发器的电路结构及工作原理，然后分析主从JK触发器的逻辑功能及其应用。 主从RS触发器的电路结构及工作原理 1电路结构主从RS触发器一般由两个同步RS触发器组成，如图4-3-l(a)所示。 与非门(GlG4)组成的同步RS触发器称为主触发器，与非门(G5-G8)组成的同步RS触发器称为从触发器，非门G9使主从触发器的时钟脉冲互相反相。整个主从触发器的输出 端为Q和Q非，输入端为S、R

2、。 2工作原理 CP1时为接收阶段，与非门Gl、G2开放，G5、G6被封锁，故主触发器的输出状态Qm根据输入S、R来确定，从触发器的输出状态不变。 当CP下降沿来到后，CP0，与非门Gl、G2被封锁，G5、G6开放，故主触发器的输出状态保持不变，从触发器的输出状态由其输入SIQm，RI 确定。 如果不考虑时钟的因素，主从RS触发器的特性表与表4-2-l是一致的。不同的电路结构 可似实现相同的逻辑功能，但是由于电路结构不同，使其各有自己的特点。同步RS触发器存在空翻的问题，而主从RS触发器在CPl时接收输入信号，CP下降沿来到后，CP0时主触发器的输出状态Qm保持不变，即从触发器的输入状态不变，

3、进而保证从触发器的输出状态只翻转一次，克服了同步触发器输出多次翻转问题。但由于主触发器是同步RS触发器，CP1时，主触发器的输出状态Qm随输入S 和R变化而变化，所以输入信号仍需遵守约束条件SR0，否则将导致触发器输出状态不确定，这样就引入了主从JK触发器。 主从JK触发器 1.电路结构 我们在主从RS触发器的基础上加上两条交叉反馈线，得到如图4-3-2(a)所示的主从JK触发器，逻辑符号如图4-3-2(b)所示，有时也表示为图4-3-2(c)所示的逻辑符号，图中>表示主从触发器，只在CP下降沿时改变输出状态，但它在CP1期间接收并存储输入信号。 利用Q和不能同时为“l”的特点，将它们交

4、叉反馈到输入门Gl、G2，从而避免CPl 时，触发器输出状态可能出现不确定的现象，这样对输入信号S、R无约束条件。为了与主从 RS触发器相区别，我们将输入端S改用J表示，输入端R用K表示，故称主从JK触发器。其工作原理与主从RS触发器相同，但由于输出信号反馈回到输入端，使输入信号不受限制，具体分析如下所述。 2主从JK触发器逻辑功能的描述 (1)特性表及状态图 由主从JK触发器电路结构可知，其输入与输出的原态有关。A. 若J1，K0，Qn1或0，则CP下降沿来到后,触发器输出即Qn+1l ®触发器置” 1”B. 若J0，Kl，Qn1或0，则CP下降沿来到后,触发器输出都为即Qn+1“

5、0”， ®触发器置 0 C. 若J0，K0，CP下降沿来到后,触发器保持原状态不变，即 Qn+1Qn ®触发器保持D. 若Jl，Kl，CP下降沿来到后,触发器将翻转为与原态相反的状态。即 ®触发器翻转由上述分析可得主从JK触发器的特性表及状态图，分别如表4-3-l、图4-3-3所示。 表4-3-l中“¯”表示时钟下降沿，时钟CP列中 j 表示除下降沿外的其他时刻。 主从JK触发器，只在CP下降沿时改变输出状态，但它在CP1期间接收并存储输入信号。 (2)特性方程 故将输入信号SJQn，RKQn，代人同步RS触发器的特性方程，就可以得到主从JK触发器的特性方程: (431) (3)波形图 例4-3-1主从JK触发器，其输入CP、J、K的波形如图4-3-4所示，试画出输出Q的波形。设触发器的初始状态为“0”，且忽略门的传输延迟时间。 解：输出Q的波形如图4-3-4所示。 4.3.3 主从触发器的一次翻转现象 主从触发器的一次翻转现象, 是指虽然在CP1的整个期间主触发器可随时接收输入信号，但是不论输入信号变化多少次，由于输出信号的反馈作用，主触发器最多只能变化一次。如 图4-3-5所示。 但在CP1期间，如果J、K端叠加了干扰脉冲，如图435中J、K端的正脉冲是干扰脉冲，那么也会像图示的那样出现误翻。可见，