数电试验自主设计

1、数电实验自主设计一哈工大哈尔滨工业大学课程设计说明书（论文）HarbinInstituteofTechnology数字电子技术实验自主设计实验报告哈尔滨工业大学课程设计说明书(论文)姓名班级1404105学号台号实验日期节次教师签字成绩实验名称：基于BASYS2FPG版的开发应用1 .实验目的(1)熟悉Verilog语言的使用(2)能通过ISE软件进行FPG嫡单的开放应用(3)结合实际应用掌握课上所学关于组合电路和时序电路的理论知识(4)掌握根据实际需求设计相应较为优化的电路的能力2 .实验环境ISE14.7BASYS开发板3 .实验内容总共设计3个实际应用电路，分别为两个较为简单的组合逻辑电

2、路和一个较为复杂的时序逻辑电路。下面分别介绍各个设计：(1) 实验一：判断是否可以输血设计要求:哈尔滨工业大学课程设计说明书(论文)已知人的血型由A、B、ABO四种。输血时，输血者的血型与受血者血型必须符合图中用箭头指示的授受关系。要求该电路能够判断输血者与受血者的血型是否符合上述规定。具体要求如图1所示。图1输血要求(2) 实验二：显示译码电路设计要求：根据不同输入取值，依次显示“HIT+学号后5位(即HIT05108)”，共8个字型。(3) 实验三：数字钟设计要求：在数码管上显示分钟和秒的计时功能。最左边两个显示分钟，最右边两个显示秒钟。4 .各实验源代码及仿真结果(1)实验一：判断是否可

3、以输血Verilog程序：哈尔滨工业大学课程设计说明书（论文）/a,b,ab,o分别代表输血者的四种血型sa,sb,sab,so分别代表受血者的四种血型；w代表W灯；p代表P灯moduleshuxue(inputa,inputb,inputab,inputo,inputsa,inputsb,inputsab,inputso,outputregw,outputregp)；regw1,w2;always(*)哈尔滨工业大学课程设计说明书（论文）begincase(a,b,ab,o)判断输血者的输入是否符合要求4b0001:w1=0;4b0010:w1=0;4b0100:w1=0;4b1000:w1

4、=0;default:w1=1;若符合要求w1=0;否则w1=1endcasecase(sa,sb,sab,so)/判断受血者的输入是否符合要求4b0001:w2=0;4b0010:w2=0;4b0100:w2=0;4b1000:w2=0;若符合要求w2=0;否则default:w2=1;w2=1哈尔滨工业大学课程设计说明书（论文）endcasew=w1|w2;若输血者和受血者都符合要求w=0;否则w=1if(w=1)p=0；elseif(sa=1)若受血者是A型血beginif(a=1|ab=1|o=1)输血者是A,AB,O型血)p=1p=1;elsep=0;endelseif(sb=1)若

5、受血者是B型血beginif(b=1|ab=1|o=1)输血者是B,AB,O型血，p=1p=1;else哈尔滨工业大学课程设计说明书（论文）p=o；endelseif(sab=1)若受血者是AB型血beginif(b=1|a=1|o=1|ab=1)输血者是ABABQ型血，p=1p=1;elsep=o；endelse若受血者是O型血beginif(o=1)输血者是O型血)p=1P=1；elsep=o；endendendmodule哈尔滨工业大学课程设计说明书（论文）引脚约束文件：NETaLOC=P11;NETbLOC=L3;NETabLOC=K3;NEToLOC=b4;NETsaLOC=g3;N

6、ETsbLOC=f3;NETsabLOC=e2;NETsoLOC=n3;NETwLOC=m11;NETpLOC=m5;仿真结果:数字电子技术基础设计作业图2实验一仿真波形图(2)实验二：显示译码电路(HIT05108)Verilog程序：moduleda2(input2:0s,outputreg7:0dl);/s表示8种输入；dl控制8段数码管always(s)begincase(s)3b000:dl=8b10010001;/s输入为0,数码管显示H3b001:dl=8b11110111;/s输入为1,数码管显示I3b010:dl=8b11100001;/s输入为2,数码管显示T3b011:d

7、l=8b10011111;/s输入为3,数码管显示13b100:dl=8b00000011;/s输入为4,数码管显示03b101:dl=8b01001001;/s输入为5,数码管显示53b110:dl=8b00000011;/s输入为6,数码管显示03b111:dl=8b00000001;/s输入为7,数码管显示810数字电子技术基础设计作业endcaseendendmodule管脚约束文件：NETdl7LOC=L14;NETdl6LOC=H12;NETdl5LOC=N14;NETdl4LOC=N11;NETdl3LOC=P12;NETdl2LOC=L13;NETdl1LOC=M12;NETd

8、l0LOC=N13;NETS2LOC=K3;NETS1LOC=L3;NETS0LOC=P11;仿真波形:11数字电子技术基础设计作业aALLA11L.I2Otit,IA11,J1Ji11i.呼万一|00t.t,IJ1111I.1.1AJCOOhi1JL1,llxlt中明7叫00000001IM10吗门gig/HM岫l000fl0&01_雄如111【口口口I1：OQLOLDioil而j-Hoi/iIoinnXLLOQQ.QW图3实验二仿真波形图(3)实验三：数字钟Verilog程序：/顶层模块moduleclock_top(clk,duan,wei)；inputclk;output7:0duan

9、;output3:0wei;wireclk_1Hz,clk_190Hz;wire15:0disp;clock_divfU1(.clk_50MHz(clk),.clk_1Hz(clk_1Hz),.clk_190Hz(clk_190Hz);clock_timeU2(.clk_1Hz(clk_1Hz),.time_MS(disp);IP_smg_dspU3(.clk_190Hz(clk_190Hz),.dat(disp),.duan(duan),.wei(wei);190Hz，用endmodule1Hz,用于秒计数；得到12数字电子技术基础设计作业/190Hz:这是4个数码管可以同时稳定显示的最低2

10、n分频频率moduleclock_divf(clk_50MHz,clk_1Hz,clk_190Hz);inputclk_50MHz;outputclk_190Hz;outputregclk_1Hz;reg25:0cnt;assignclk_190Hz=cnt17;always(posedgeclk_50MHz)if(cnt=25000000)实际项目用，1s变化1次/if(cnt=250000)测试用，力口快100倍分钟/秒的变化begincnt=0;clk_1Hz=clk_1Hz;endelsecnt=cnt+1;endmodule/计时模块，得到分和秒moduleclock_time(cl

11、k_1Hz,time_MS);inputclk_1Hz;output15:0time_MS;reg3:0M_H,M_L,S_H,S_L;regclk_SH,clk_ML,clk_MH;时间：分、秒/秒：个位assigntime_MS=M_H,M_L,S_H,S_L;always(posedgeclk_1Hz)beginif(S_L=9)begin13数字电子技术基础设计作业S_L=0;clk_SH=1;endelsebeginS_L=S_L+1;clk_SH=0;endendalways(posedgeclk_SH)begin秒：十位if(S_H=5)beginS_H=0;clk_ML=1;e

12、ndelsebeginS_H=S_H+1;clk_ML=0;end/分钟：个位endalways(posedgeclk_ML)beginif(M_L=9)beginM_L=0;clk_MH=1;endelsebeginM_L=M_L+1;clk_MH=0;endend14数字电子技术基础设计作业always(posedgeclk_MH)begin/分钟：十位if(M_H=5)M_H=0;elseM_H=M_H+1;endendmodule/4个数字扫描显示模块moduleIP_smg_dsp(clk_190Hz,dat,duan,wei);inputclk_190Hz;input15:0dat

13、;outputreg7:0duan;outputreg3:0wei;reg3:0disp;reg1:0smg_ctl;always(posedgeclk_190Hz)beginsmg_ctl=smg_ctl+1;case(smg_ctl)2b00:beginwei=4b1110;disp=dat3:0;end2b01:beginwei=4b1101;disp=dat7:4;end2b10:beginwei=4b1011;disp=dat11:8;15数字电子技术基础设计作业end2b11:beginwei=4b0111;disp=dat15:12;endendcaseendalways(dis

14、p)case(disp)0:duan=8b11000000;1:duan=8b11111001;2:duan=8b10100100;3:duan=8b10110000;4:duan=8b10011001;5:duan=8b10010010;6:duan=8b10000010;7:duan=8b11111000;8:duan=8b10000000;9:duan=8b10010000;10:duan=8b10001000;11:duan=8b10000011;12:duan=8b11000110;13:duan=8b10100001;14:duan=8b10000110;15:duan=8b100

15、01110;default:duan=8b11000000;/,默认为0endcase16数字电子技术基础设计作业endmodule管脚约束文件：NETwei0LOC=F12;NETwei1LOC=J12;NETwei2LOC=M13;NETwei3LOC=K14;NETduan0LOC=L14;NETduan1LOC=H12;NETduan2LOC=N14;NETduan3LOC=N11;NETduan4LOC=P12;NETduan5LOC=L13;NETduan6LOC=M12;NETduan7LOC=N13;NETclkLOC=B8;仿真波形:17数字电子技术基础设计作业图4实验三仿真波形图5 .实验结论(1)基于Verilog语言对FPG所发板进行开发，可实现各种丰富的功能(2)进行模块化的编程可提高编写代码的效率，也易于debug6 .实验中出现的问题及解决对策(1)问题：map和place&route环节需要过长时间解决：程序模块化，易于综合和布线(2)问题：bit文件导入FPGAT以正常实现功能