EDA技术实用教程第五章_VHDL设计初步ppt课件

1、EDAEDA技术适用教程技术适用教程z原理图输入与 VHDL文本输入设计的区别zGraphic is what you draw is what you getz“ tell me what hardware you want and I will give it to youzVHDL is what you write is what functional you getz“ tell me how your circuit should behave and the VHDL compiler will give you the hardware that does the jobz b

2、ut the designer can not control how the circuit implement是什么是VHDL？ Very high speed integrated Hardware Description Language (VHDL)是是IEEE、工业规范硬件描画言语、工业规范硬件描画言语用言语的方式而非图形等方式描画硬件电路用言语的方式而非图形等方式描画硬件电路容易修正容易修正容易保管容易保管特别适宜于设计的电路有：特别适宜于设计的电路有：复杂组合逻辑电路，如：复杂组合逻辑电路，如： 译码器、编码器、加减法器、多路选择器、地译码器、编码器、加减法器、多路选择器、地址

3、译码器址译码器.形状机形状机等等等等.VHDLVHDL的功能和规范的功能和规范z VHDL 描画z输入端口z输出端口z电路的行为和功能zVHDL有过两个规范：zIEEE Std 1076-1987 (called VHDL 1987)zIEEE Std 1076-1993 (called VHDL 1993)VHDL Synthesis vs. other HDLs SynthesiszVHDL: “tell me how your circuit should behave and I will give you hardware that does the jobzABEL, PALASM

4、, AHDL:z“tell me what hardware you want and I will give it to youWhy using VHDL instead of GraphiczEasy to ModifyzIt is more powerful than GraphiczVHDL is a portable language becausezis device independentzthe same code can be applied to Device manufactured by Company A or Company B 【例5-1】ENTITY mux2

5、1a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ;END ENTITY mux21a ;ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s = 0 ELSE b ;END ARCHITECTURE one ;实体构造体5.1 多路选择器多路选择器VHDL描画描画图图5-1 mux21a实体实体图图5-2 mux21a构造体构造体5.1.1 2选选1多路选择器的多路选择器的VHDL描画描画5.1.1 2选选1多路选择器的多路选择器的VHDL描画描画【例5-2】 ENTITY mux21a I

6、S PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a;ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGINd = a AND (NOT S) ;e = b AND s ;y = d OR e ; END ARCHITECTURE one ;【例【例5-3】 . . . ARCHITECTURE one OF mux21a IS BEGIN y = (a AND (NOT s) OR (b AND s) ; END ARCHITECTURE one;5.1.1

7、 2选选1多路选择器的多路选择器的VHDL描画描画【例【例5-4】 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = 0 THEN y = a ; ELSE y = b ;END IF; END PROCESS;END ARCHITECTURE one ;5.1.1 2选选1多路选择器的多路选择器的VHDL描画描画图图5-3 mux21a功能时序波形功能时序波形5.1.2

8、 VHDL相关语句阐明相关语句阐明1. 1. 实体表达实体表达【例【例5-5】ENTITY e_name IS PORT ( p_name : port_m data_type; . p_namei : port_mi data_type );END ENTITY e_name;或：或：【例【例5-6】ENTITY e_name IS PORT ( p_name : port_m data_type; . p_namei : port_mi data_type );END e_name;5.1.2 VHDL相关语句阐明相关语句阐明2. 2. 实体名实体名3. PORT3. PORT语句和端口信

9、号名语句和端口信号名4. 4. 端口方式端口方式INOUTINOUTBUFFER5. 5. 数据类型数据类型BITBIT5.1.2 VHDL相关语句阐明相关语句阐明6. 6. 构造体表达构造体表达【例【例5-7】ARCHITECTURE arch_name OF e_name IS (阐明语句阐明语句)BEGIN (功能描画语句功能描画语句)END ARCHITECTURE arch_name ；或：或：【例【例5-8】ARCHITECTURE arch_name OF e_name IS (阐明语句阐明语句)BEGIN (功能描画语句功能描画语句)END arch_name ；7. 7. 信

10、号传输信号传输( (赋值赋值) )符号和数据比较符号符号和数据比较符号5.1.2 VHDL相关语句阐明相关语句阐明8. 8. 逻辑操作符逻辑操作符ANDAND、OROR、NOTNOT9. IF_THEN9. IF_THEN条件语句条件语句10. WHEN_ELSE10. WHEN_ELSE条件信号赋值语句条件信号赋值语句赋值目的赋值目的 = 表达式表达式 WHEN 赋值条件赋值条件 ELSE 表达式表达式 WHEN 赋值条件赋值条件 ELSE . 表达式表达式 ；11. PROCESS11. PROCESS进程语句和顺序语句进程语句和顺序语句12. 12. 文件取名和存盘文件取名和存盘5.1.

11、3 VHDL设计的根本概念和语句小节设计的根本概念和语句小节数据类型信号赋值符条件比较符 延时实体构造体端口定义端口方式逻辑操作符IF条件语句并行条件语句进程语句顺序语句并行语句文件取名文件存盘5.2 存放器描画及其存放器描画及其VHDL言语景象言语景象5.2.1 D触发器的触发器的VHDL描画描画【例5-9】LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE

12、 bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; -类似于在芯片内部定义一个数据的暂存节点 BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = D ; END IF; Q = Q1 ; -将内部的暂存数据向端口输出 END PROCESS ; END bhv;D触发器触发器比较用5种不同语句的D触发器VHDL程序Entity test1 isport (clk, d : in bit; q : out bit);end test1;architecture body of test1 issign

13、al q1 : bit ;beginprocess (clk)begin if clk=1 AND clklast_value=0 then q1 = d; end if; q = q1 ;end process;end test1_body;LIBRARY IEEE;USE IEEE.std_logic_1164.all;Entity test1 isport (clk, d : in bit; q : out bit);end test1;architecture body of test1 isbeginprocess (clk,d)begin if rising_edge(clk) t

14、hen q = d; end if;end process;end test1_body;Entity test1 isport (clk : in bit; d : in bit; q : out bit);end test1;architecture body of test1 issignal q1 : bit ;beginprocess (clk，d)begin if (clk = 1) then q1 = d; end if; q = q1 ;end process;end body;Entity test1 isport (clk : in bit; d : in bit; q :

15、 out bit);end test1;architecture body of test1 issignal q1 : bit ;beginprocess (clk)begin if (clk = 1) then q1 = d; end if; q = q1 ;end process;end body;How Many Registers?ENTITY reg1 ISPORT ( d: in BIT;clk: in BIT;q: out BIT);END reg1;ARCHITECTURE reg1 OF reg1 ISSIGNAL a, b : BIT;BEGINPROCESS (clk)

16、BEGINIF clk=1 AND clkevent THENa = d;b = a;q = b;END IF;END PROCESS;END reg1;How Many Registers?ENTITY reg1 ISPORT ( d: in BIT;clk: in BIT;q: out BIT);END reg1;ARCHITECTURE reg1 OF reg1 ISBEGINPROCESS (clk)VARIABLE a, b : BIT;BEGINIF clk=1 AND clkevent THENa := d;b := a;q = b;END IF;END PROCESS;END

17、reg1;用用VHDL设计设计4位计数器位计数器AB01010101取整数数据类型，为什么？整数取值范围端口信号方式取BUFFER，为什么？留意整数和位的不同表达方式！修正后的程序运算符加载留意，信号留意，信号端口方式和端口方式和数据类型的数据类型的改动！改动！留意，引留意，引进内部信进内部信号矢量！号矢量！4位锁存器位锁存器组合电路加组合电路加1器器锁存信号锁存信号输出反响输出反响用用VHDL设计设计7段段16进制译码器进制译码器用用CASE语句完成真值表的功能语句完成真值表的功能向向7段数码段数码管输出信号，管输出信号，最高位控制最高位控制小数点小数点留意，此语句必需参与留意，此语句必需参

18、与4位加法位加法计数器计数器7段译码器段译码器8位总线输出位总线输出信信号号输输出出数据对象信号Signal 和变量 VariablezSignal Assignmentzreceive the assign value after a period of timezVariable Assignmentzhappens immediately when the statement is executed, no delaySignals vs. VariablesRepresent CircuitRepresent local storageInterconnectGlobal Scope

19、(anywhere)Local Scope(inside process)Updated at end of PROCESSUpdated Immediately(new value not available)(new value available) SIGNALSVARIABLES UTILITY: SCOPE:BEHAVIOR:例1LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux4 ISPORT (i0, i1, i2, i3, a, b : IN STD_LOGIC; q : OUT STD_LOGIC);END mux4;ARC

20、HITECTURE body_mux4 OF mux4 ISsignal muxval : integer;BEGINprocess(i0,i1,i2,i3,a,b)beginmuxval = 0;if (a = 1) then muxval = muxval + 1;end if;if (b = 1) then muxval q q q q null;end case;end process; END body_mux4;Why ?LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux4 ISPORT (i0, i1, i2, i3, a, b

21、 : IN STD_LOGIC; q : OUT STD_LOGIC);END mux4;ARCHITECTURE body_mux4 OF mux4 ISBEGINprocess(i0,i1,i2,i3,a,b)variable muxval : integer range 0 to 3;beginmuxval := 0;if (a = 1) then muxval := muxval + 1;end if;if (b = 1) then muxval := muxval + 2;end if;case muxval is when 0 = q q q q null;end case;end

22、 process; END body_mux4;LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a，b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder； ARCHITECTURE fh1 OF h_adder IBEGIN so = (a OR b)AND(a NAND b); co = NOT( a NAND b); END ARCHITECTURE fh1;用一位全加器设计用一位全加器设计1位二进制半加器位二进制半加器1位二进制全加器

23、位二进制全加器内部端口外部端口端口连线5.2.2 D触发器触发器VHDL描画的言语景象阐明描画的言语景象阐明1. 1. 规范逻辑位数据类型规范逻辑位数据类型STD_LOGICSTD_LOGICBIT数据类型定义： TYPE BIT IS(0,1);STD_LOGIC数据类型定义：TYPE STD_LOGIC IS (U,X,0,1,Z,W,L,H,-);STD_LOGIC所定义的9种数据的含义是：U表示未初始化的； X表示强未知的； 0表示强逻辑0； 1表示强逻辑1； Z表示高阻态； W 表示弱未知的； L表示弱逻辑0； H表示弱逻辑1； -表示忽略。5.2.2 D触发器触发器VHDL描画的言

24、语景象阐明描画的言语景象阐明2. 2. 设计库和规范程序包设计库和规范程序包3. SIGNAL3. SIGNAL信号定义和数据对象信号定义和数据对象【例5-10】ARCHITECTURE bhv OF DFF1 IS BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q = D ; END IF; END PROCESS ;END ;运用库和程序包的普通定义表式是： LIBRARY ; USE .ALL ; 5.2.2 D触发器触发器VHDL描画的言语景象阐明描画的言语景象阐明4. 4. 上升沿检测表式和信号属性函数上升沿检测表式和信

25、号属性函数EVENTEVENT 关键词EVENT是信号属性，VHDL经过以下表式来测定某信号的跳变边沿： EVENT5. 5. 不完好条件语句与时序电路不完好条件语句与时序电路【例【例5-11】ENTITY COMP_BAD IS PORT( a1 : IN BIT; b1 : IN BIT; q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_BAD IS BEGIN PROCESS (a1,b1) BEGIN IF a1 b1 THEN q1 = 1 ; ELSIF a1 b1 THEN q1 b1 THEN q1 = 1 ; ELSE q1 =

26、0 ; END IF; END PROCESS ; END 图图5-6 例例5-12的电路图的电路图5.2.3 实现时序电路的实现时序电路的VHDL不同表达方式不同表达方式【例【例5-13】.PROCESS (CLK) BEGINIF CLKEVENT AND (CLK=1) AND (CLKLAST_VALUE=0) THEN Q = D ; -确保确保CLK的变化是一次上升沿的跳变的变化是一次上升沿的跳变 END IF; END PROCESS ;【例【例5-14】.PROCESS (CLK) BEGINIF CLK=1 AND CLKLAST_VALUE=0 -同例同例5-13 THEN

27、 Q = D ; END IF; END PROCESS ;5.2.3 实现时序电路的实现时序电路的VHDL不同表达方式不同表达方式【例【例5-15】LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DFF3 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF3 IS SIGNAL Q1 : STD_LOGIC; BEGIN PROCESS (CLK) BEGIN IF rising_edge(CL

28、K) - CLK的数据类型必需是的数据类型必需是STD_LOGIC THEN Q1 = D ; END IF; Q = Q1 ; END PROCESS ; END ;5.2.3 实现时序电路的实现时序电路的VHDL不同表达方式不同表达方式【例【例5-16】 . PROCESS BEGIN wait until CLK = 1 ; -利用利用wait语句语句 Q = D ; END PROCESS;【例5-17】. PROCESS (CLK) BEGIN IF CLK = 1 THEN Q = D ; -利用进程的启动特性产生对CLK的边沿检测 END IF; END PROCESS ;【例【

29、例5-18】. PROCESS (CLK，D) BEGIN IF CLK = 1 -电平触发型存放器电平触发型存放器 THEN Q = D ; END IF; END PROCESS ;5.2.3 实现时序电路的实现时序电路的VHDL不同表达方式不同表达方式图图5-7 边沿型触发器时序波形边沿型触发器时序波形图图5-8 电平触发型存放器的时序波形电平触发型存放器的时序波形5.2.4 异步时序电路设计异步时序电路设计 【例【例5-19】. ARCHITECTURE bhv OF MULTI_DFF IS SIGNAL Q1,Q2 : STD_LOGIC; BEGINPRO1: PROCESS (

30、CLK) BEGIN IF CLKEVENT AND CLK=1 THEN Q1 = NOT (Q2 OR A); END IF; END PROCESS ;PRO2:PROCESS (Q1) BEGIN IF Q1EVENT AND Q1=1 THEN Q2 = D; END IF; = Q2 ; END PROCESS ; 图图5-9 例例5-19综合的电路综合的电路5.2.5 VHDL设计根本概念和言语景象小节设计根本概念和言语景象小节数据类型数据对象信号属性时钟检测VHDL库程序包时序电路异步时序5.3 1位二进制全加器的位二进制全加器的VHDL设计设计图图5-10半加器半加器h_ad

31、der电路图电路图图图5-11 全加器全加器f_adder电路图电路图5.3.1 半加器描画和半加器描画和CASE语句语句absoco0000011010101101表表5-1 半加器半加器h_adder逻辑功能真值表逻辑功能真值表1. CASE1. CASE语句语句CASE语句的普通表式是：语句的普通表式是：CASE ISWhen = ; . ; ；When = ; . ; ；.END CASE ；2. 2. 规范逻辑矢量数据类型规范逻辑矢量数据类型STD_LOGIC_VECTORSTD_LOGIC_VECTOR3. 3. 并置操作符并置操作符 以下是一些并置操作例如：以下是一些并置操作例如

32、：SIGNAL a : STD_LOGIC_VECTOR (3 DOWNTO 0) ;SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0) ; .a = 10d(1)1 ; - 元素与元素并置，并置后的数组长元素与元素并置，并置后的数组长度为度为4 .IF a d = 101011 THEN . - 在在IF条件句中可以运用并置符条件句中可以运用并置符 5.3.1 半加器描画和半加器描画和CASE语句语句在运用STD_LOGIC_VECTOR中，必需注明其数组宽度，即位宽，如： B : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ； 或 SIG

33、NAL A ：STD_LOGIC_VECTOR(1 TO 4)5.3.1 半加器描画和半加器描画和CASE语句语句【例5-20】 LIBRARY IEEE ;-或门逻辑描画 USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT (a, b :IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2a； ARCHITECTURE one OF or2a IS BEGIN c = a OR b ; END ARCHITECTURE fu1;【例5-21】LIBRARY IEEE; -半加器描画(1)USE IEE

34、E.STD_LOGIC_1164.ALL; ENTITY adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY adder; ARCHITECTURE fh1 OF adder is BEGIN so = NOT(a XOR (NOT b) ; co = a AND b ; END ARCHITECTURE fh1; 【例5-22】LIBRARY IEEE; -半加器描画(2)USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN ST

35、D_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0) ;BEGIN abc so=0; co so=1; co so=1; co so=0; co NULL ; END CASE; END PROCESS;END ARCHITECTURE fh1 ;【例5-22】 . -半加器描画(3) SIGNAL abc,cso : STD_LOGIC_VECTOR(1 DOWNTO 0 ); BEGIN a

36、bc = a & b ; co = cso(1) ; so cso cso cso csoain，b=bin，co=d，so=e); u2 : h_adder PORT MAP(a=e， b=cin， co=f，so=sum); u3 : or2a PORT MAP(a=d， b=f， c=cout); END ARCHITECTURE fd1;5.3.2 全加器描画和例化语句全加器描画和例化语句 元件例化语句由两部分组成，第一部分是对一个现成的设计实体定义为一个元件，语句的功能是对待调用的元件作出调用声明，它的最简表达式如下所示： COMPONENT 元件名 IS PORT (端口名

37、表) ； END COMPONENT 文件名 ； 元件例化语句的第二部分那么是此元件与当前设计实体元件例化语句的第二部分那么是此元件与当前设计实体(顶层文件顶层文件)中元件间及端口的衔接阐明。语句的表达式如下：中元件间及端口的衔接阐明。语句的表达式如下： 例化名例化名 : 元件名元件名 PORT MAP( 端口名端口名 = 衔接端口名衔接端口名,.);VHDL 设计流程 ： V-S-F-PUse any Text Editor to input your designUse any VHDL Compiler to convertyour language designto Gate leve

38、l withoptimization in termof Speed / AreaTo map the logicto Altera Device Architecturee.g. LUT, Carry/Cascade Chain, EAB.(further logic optimization)Configure/Programming the Altera Deviceand do on board debugging,prototyping or productionSTEP1：建立 任务库文件夹STEP2：输入设计工程原理图/VHDL文本代码STEP3：存盘，留意 原理图/文本取名ST

39、EP4：将设计项目设置成ProjectSTEP5：选择目的器件 STEP11： 硬件测试STEP9：引脚锁定并编译STEP8：仿真测 试和波形分析STEP7：建立仿真波形文件STEP6：启动编译STEP10：编程 下载/配置VHDL文本输入设计流程 5.4 VHDL文本输入设计方法初步文本输入设计方法初步为设计全加器新建一个文件夹作任务库文件夹名取为My_prjct留意，不可用中文！5.4.1 编辑输入并保管编辑输入并保管VHDL源文件源文件新建一个设计文件运用文本输入方法设计，必需选择翻开文本编辑器图图5-13 在文本编辑窗中输入在文本编辑窗中输入VHDL文件并存盘文件并存盘图图5-12 建

40、立文本编辑器对话框建立文本编辑器对话框文本编辑窗用键盘输入设计文件：多路选择器存盘文件名必需取为：mux21a.vhd留意，要存在本人建立的文件夹中文件存盘后，关键词将改动颜色！否那么文件名一定有错！5.4.2 将当前设计设定为工程将当前设计设定为工程图图5-14 设定当前文件为工程设定当前文件为工程首先点击这里然后选择此项，将当前的原理图设计文件设置成工程最后留意此路径指向的改动留意，此途径指向当前的工程！首先选择这里器件系列选择窗，选择ACEX1K系列根据实验板上的目的器件型号选择，如选EP1K30留意，首先消去这里的勾，以便使一切速度级别的器件都能显示出来选择编译器编译窗5.4.3 选择

41、选择VHDL文本编译版本号和排错文本编译版本号和排错图图5-15 设定设定VHDL编译版本号编译版本号选择此项选择VHDL1993项选择此项消去这里的勾编译出错！5.4.3 选择选择VHDL文本编译版本号和排错文本编译版本号和排错图图5-16 确定设计文件中的错误确定设计文件中的错误翻开错误提示窗错误所在错误所在矫正错误完成编译！完成编译！首先选择此项，为仿真测试新建一个文件时序仿真时序仿真选择波形编辑器文件从从SNF文件中文件中输入设计文件输入设计文件的信号节点的信号节点点击点击“LISTSNF文件中文件中的信号节点的信号节点用此键选择左窗用此键选择左窗中需求的信号中需求的信号进入右窗进入右

42、窗最后点击最后点击“OK消去这里的勾，消去这里的勾，以便方便设置以便方便设置输入电平输入电平在在Options菜单中消去网格对齐菜单中消去网格对齐Snap to Grid的选择的选择(消去对勾消去对勾) 选择选择END TIME调整仿真时间调整仿真时间区域。区域。选择选择65微秒微秒比较适宜比较适宜用此键改动仿真用此键改动仿真区域坐标到适宜区域坐标到适宜位置。位置。点击点击1，使拖黑，使拖黑的电平为高电平的电平为高电平先点击先点击b，将其，将其点为黑色点为黑色然后先点击此处然后先点击此处将弹出时钟周期将弹出时钟周期设置窗设置窗设置输入信号设置输入信号b的周期为的周期为800ns设置输入信号设置

43、输入信号a的周期为的周期为2us仿真波形文件仿真波形文件存盘！存盘！选择仿真器选择仿真器运转仿真器运转仿真器5.4.4 时序仿真时序仿真图图5-17 mux21a仿真波形仿真波形引脚锁定引脚锁定可选择键可选择键8作为多作为多路选择器的输入路选择器的输入“s选择实验电路构造图选择实验电路构造图6可选择输出可选择输出“y的信号从扬的信号从扬声器输出声器输出信号信号a和和b输入输入两个不同频率两个不同频率的时钟信号的时钟信号键键8的引脚名的引脚名作为作为“s信号信号键键8的引脚名的引脚名对应的引脚号对应的引脚号选择实验板上选择实验板上插有的目的器件插有的目的器件扬声器引脚号扬声器引脚号为：为：99信

44、号信号b由由“clock0输入输入时钟信号，时钟信号，引脚号为：引脚号为：126信号信号a由由“clock5输入输入时钟信号，时钟信号，引脚号为：引脚号为：56留意，对于留意，对于GWAK30+板，板，时钟引脚必需查阅以下时钟引脚必需查阅以下 “时钟了解表时钟了解表1 引脚对应情况引脚对应情况实验板位置实验板位置 多路选择器信号多路选择器信号 通用目的器件引脚名通用目的器件引脚名 目的器件目的器件EP1K30TC144引脚号引脚号 1、键、键8： s PIO13 272、扬声器、扬声器 y SPEAKER 993、时钟输入信号、时钟输入信号 b CLOCK0 1264、时钟输入信号、时钟输入信

45、号 a CLOCK5 56选择引脚选择引脚锁定选项锁定选项引脚窗引脚窗此处输入此处输入信号名信号名此处输入此处输入引脚名引脚名按键按键“ADD即可即可留意引脚属性留意引脚属性错误引脚名将错误引脚名将无正确属性！无正确属性！再编译一次，再编译一次，将引脚信息将引脚信息进去进去选择编程器，选择编程器，预备将设计预备将设计好的半加器好的半加器文件下载到目文件下载到目器件中去器件中去编程窗编程窗在编程窗翻开在编程窗翻开的情况下选择的情况下选择下载方式设置下载方式设置选择此项下选择此项下载方式载方式下载配置下载配置胜利！胜利！5.4.5 硬件测试硬件测试选择电路选择电路方式为方式为“6方式选择键方式选择

46、键“s为高为高电平电平留意时钟留意时钟频率选择频率选择CLOCK5：a频率选择频率选择1024HzCLOCK0：b频率选择频率选择256Hz实实 验验 实验实验5-1 简单组合电路的设计简单组合电路的设计(1) 实验目的：熟习实验目的：熟习Max+plus的的VHDL文本设计流程全过文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。件测试。( 2 ) 实 验 内 容实 验 内 容 1 ： 首 先 按 照： 首 先 按 照 5 . 4 节 给 出 的 步 骤 ， 利 用节 给 出 的 步 骤 ， 利 用MAX+plus

47、完成完成2选选1多路选择器的文本编辑输入多路选择器的文本编辑输入(mux21a.vhd)和仿真测试等步骤，给出图和仿真测试等步骤，给出图5-17所示的仿真波所示的仿真波形。最后在实验系统上进展硬件测试，实践验证本项设计的形。最后在实验系统上进展硬件测试，实践验证本项设计的功能。功能。实实 验验 实验实验5-1 简单组合电路的设计简单组合电路的设计(3 )实验内容实验内容2：将：将5.4节的多路选择器看成是一个元件节的多路选择器看成是一个元件mux21a，利用元件例化，利用元件例化语句描画图语句描画图5-20，并将此文件放在同一目录，并将此文件放在同一目录E:muxfile中。以下是参考程序：中

48、。以下是参考程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUXK IS PORT (a1，a2，a3，s0，s1 : IN STD_LOGIC; outy : OUT STD_LOGIC ); END ENTITY MUXK; ARCHITECTURE BHV OF MUXK IS COMPONENT MUX21A PORT ( a，b，s : IN STD_LOGIC; y : OUT STD_LOGIC); END COMPONENT ； SIGNAL tmp : STD_LOGIC; BEGIN u1 : MUX21A PORT MAP(a=a2，b=a3，s=s0，y