基于cpld的步进电机驱动设计

1、中要在 LAMOST 光纤中，寻星的准确性、可靠性无疑是一个重要指标，而系统能否可靠、准确地寻星，其前提是各单元能够稳定、可靠地工作。因此，为了使 LAMOST 项目设计顺利完成，必须对仔细地研究。用的步进电机控制装置做本文系统论述了步进电机控制装置的作用、组成；控制装置中 CPLD(Complex Programmable Logic Device)系统的软硬件设计，包括电机驱动电路的整体设计；硬件采用 ALTERA 公司的 ACEX 1K 系列；开发系统采用 ALTERA 公司的Max+Plus10.0 和 MENTOR 公司的 Modelsim SE 5.6。通过以上几个部分的研究使我们

2、对 LAMOST 中步进电机的驱动控制问题有了较为深入的了解，为今后光纤的改进建设打下了良好的基础，同时，研究结果表明了该控制装置用于 LAMOST 项目的可行性。：LAMOST，CPLD,VHDLABSTRACTIn the LAMOST optical fiber positioning system, the veracity and reliability of seeking stars are two undoubtedly important design targets. Meanwhile, the precondition for the system to reach t

3、hose targets is that every positioning unit can work smoothly and reliably. So we must research the multi-stepping-motor control apparatus used for LAMOST optical fibers positioning carefully so we can design the LAMOST optical fiber positioning system well.The main work of this paper is to determin

4、e the functions and parts ofmulti-stepping-motor control apparatus; the software and hardware design ofCPLD(ComplexProgrammableLogicDevice)systemaspartofthemulti-stepping-motor control apparatus, including programming of all kinds ofmovement control. The language we used is VHDL(VHSIC Hardware Descr

5、iption Language) and we design the system with Max+plus10.0 and Modelsim SE 5.6.Keywords: LAMOST, CPLD, VHDL目录中文内容摘要英文内容摘要34第一章绪论5第一节 LAMOST 项目简介5第二节 LAMOST 的总体结构及工作方式5第三节 步进电机控制装置的研究6第二章 可编程逻辑器件及 EDA 技术7第一节第二节第三节数字系统设计的发展及应用7EDA 技术的主要特征9EDA 设计的基本工具12第三章 硬件描述语言14第一节 概述14第二节 VHDL15第四章 步进电机的驱动程序设计20第一

6、节第二节第三节步进电机的工作原理20步进电机的驱动电源20分频程序的设计23一、分频电路的实现23二、升降速曲线的设计26三、低频到高频再到低频的实现27四、环形分配器的实现29五、系统综合31六、基于 CPLD 的步进电机驱动设计的优点33七、今后的工作34结束语35参考文献36第一章 绪论第一节 LAMOST 项目简介LAMOST 是英文“Large Sky Area Multi-Object Fiber Spectroscopy Telescope”的缩写形式，中文全名为“大天区多目标光纤光谱天文望远镜”。它是一台兼备大视场和大口径的反射式施密特天文望远镜，其有效通光口径为 4 米，焦距

7、为20 米，视场达 21 平方度，可观测的覆盖天区超过 2 万平方度，在它固定的线直径为 1.75 米的焦面板上，按要求在观测对象的位置上布置了 4000 根光纤，通过选择最佳的观测时机和适当的优化组合，可以同时对几千个天体目标进行观测。LAMOST 在常规观测下，可以进量暗至 21.0 等的恒星或者是暗至20.7 等的星系。它的建成将为众多科研课题的进展提供很大的便利，尤其对于天文学领域来说，更是具有的意义，因此，LAMOST 项目被列为我国跨世纪科学工程之一。第二节 LAMOST 的总体结构及工作方式LAMOST 的总体结构见图 1-1。它按中星仪方式工作，对过中天前后的天体进行观测。其施

8、密特改正板采用主动光学控制，位于主镜的球心处，来自天体的光线首先射向施密特改正板，然后再反射到主镜的球面反射镜上，因此只需要适当转动施密特改正板，就可以使望远镜实现跟踪观测。球面反射主镜的半径为 40 米，来自天体的光线反射到主镜之后，由主镜在焦面上成像。焦面板位于主镜的焦面的位置，上面呈蜂窝状分布着 4000 个光纤端，每个光纤由两个步进电机通过以单片机为的控制装置进行控制，同时瞄准 4000 个天体，将光引至光谱分析仪上，对天体的光谱进行分析，最终获得天体的光谱样本资料。图 1-1LAMOST 总体结构示意图第三节 步进电机控制装置的研究如此众多的光纤，如何准确、可靠地完成它们的，使其能够

9、达到同时观测 4000 颗星体的要求，是整个项目中的难点。多步进电机并行控制装置对于可控式光纤单元系统是的，它设计的好坏、能否安全、可靠、有效、高速地工作，将直接关系到 LAMOST 项目的成败，所以必须对其进行研究。本文系统论述了步进电机控制装置的作用、 组成； 控制装置中CPLD(Complex Programmable Logic Device)系统的软硬件设计，包括电机驱动电路的整体设计；硬件采用 ALTERA 公司的 ACEX 1K 系列；开发系统采用 ALTERA公司的 Max+Plus10.0 和 MENTOR 公司的 Modelsim SE 5.6。第二章 可编程逻辑器件及 E

10、DA 技术第一节一、EDA 技术的发展数字系统设计的发展及应用EDA(Electronic Design Automatic )技术，也称电子设计自动化技术，是在电子 CAD(Computer Aided Design )技术的基础上发展起来的计算机设计软件系统，它是计算机技术、试)等技术发展的产物。EDA 技术发展过程如下：和 CAM(计算机辅助制造)、CAT(计算机辅助测第一代 EDA 工具：二十世纪七十年代，此时主要用于版图的设计和印刷板（PCB）的布局布线。第二代 EDA 工具：八十年代初，主要用于门级电路的层次设计，功能包括逻辑图的设计输入、自动布局布线和验证，版图由 EDA 工具自

11、动生成。第三代 EDA 工具： 八十年代末， 基于硬件的描述语言 HDL(HardwareDescription Language) 、系统的及综合设计。第四代 EDA 工具：九十年代末，电子设计由辅助变为主要。设计者从事概念设计或者是电子系统的“行为设计”，而大部分工程中的技术问题，由 EDA 工具解决。EDA 工具的出现，极大地提高了系统设计的效率，使广大的电子设计师开始实现“概念驱动工程”的梦想。利用 EDA 工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子从电路设计、性能分析到设计出印制板的整个过程在计算机上自动处理完成。设计师们摆脱了

12、大量的具体设计工作，而把精力集中于创造性的方案与概念构思上，从而极大地提高了设计效率，缩短了的研制周期。EDA 工具的开发经历了两个大的阶段：物理工具阶段和逻辑工具阶段。物理工具用来完成设计中的实际物理问题，如布局、印刷电路板布线等；逻辑工具是基于网表、布尔逻辑、传输时序等概念。首先由原理图编辑器或硬件描述语言进行设计输入，然后利用 EDA 系统完成综合、优化等过程，最后生成物理工具可以接受的网表或 VHDL、VerilogHDL 的结构化描述。现在常见的 EDA 工具有编辑器、器、检查分析工具、优化综合工具等。目前，用 PLD 器件进行系统设计已成为现代数字系统设计的主要之一。传统的编程技术

13、是将 PLD 器件插在编程器上进行编程，而“在系统可编程” (ISP 即 In System Programmable)逻辑器件的问世，将充分发挥可编程器件的优越性。它允许用户“在系统中”编辑和修改逻辑，给使用者提供了在不修改系统硬件设计的条件下重构系统的能力和硬件升级能力，使硬件修改变得像软件修改一样方便。ISP 技术，即直接在用户设计的目标系统中或线路板上对 PLD器件进行编程的技术打破了使用 PLD 先编程后装配的惯例，而可以先装配后编程，成为后还可反复编程.二、数字集成电路的发展自 20 世纪 60 年代以来，数字集成电路已经历了从 SSI、MSI 到 LSI、VLSI的发展过程。20

14、 世纪 70 年代初以 1K 位器为标志的大规模集成电路（LSI）问世以后，微电子技术得到迅猛发展，集成电路的集成规模几乎以平均每 12年翻一番的惊人速度迅速增长。集成电路(ASICApplication Specific Integrated Circuit)是指专门为某一应用领域或为专门用户需要而设计、制造的 LSI 或 VLSI 电路，它可以将某些电路或电子系统设计在一个上，构成单片集成系统。ASIC 可分为数字 ASIC 和模拟 ASIC，数字 ASIC 又分为全定制和半定制两种。全定制 ASIC员从晶体管的版图的各层(掩膜)都是按特定电路功能专门制造的。设计人、位置和互连线开始设计，

15、以达到面积利用率高、速度快、功耗低的最优性能，但其设计制作费用高，周期长，因此只适用于批量较大的。半定制是一种约束性设计方式。约束的主要目的是简化设计、缩短设计周期和提高 成品率。目前半定制 ASIC 主要有门阵列、标准单元和可编程逻辑器件三种。门阵列(Gate Array)是一种预先制造好的硅阵列(母片)，内部包括几种基本逻辑门、触发器等，中留有一定的连线区。用户根据所需要的功能设计电路，确定连线方式，然后再交生产厂家布线。标准单元(StandardCell)是厂家将预先配置好、经过测试具有一定功能的逻辑块作为标准单元在数据库中，设计在电路设计完成之后，利用 CAD 工具在版图一级完成与电路

16、一一对应的最终设计。和门阵列相比，标准单元设计灵活、功能强，但设计和制造周期较长，开发费用也比较高。可编程逻辑器件(PLDProgrammable Logic Device)是 ASIC 的一个重要分支。与上述两种半定制电路不同，PLD 是厂家作为一种通用型器件生产的半定制电路，用户可以通过对器件编程使之实现所需要的逻辑功能。PLD 是用户可配置的逻辑器件，它的成本比较低，使用灵活，设计周期短，而且可靠性高， 承担风险小，因而很快得到普通应用发展非常迅速。三、EDA 技术的应用信息的发展离不开电子的进步。现代电子在性能提高、复杂度增大的同时，性能价格比一直呈下降趋势，而且更新换代的步伐也越来越

17、快，实现这种进步的主要原因就是生产制造技术和电子设计技术的发展。前者以微细加工技术为代表，目前已发展到深亚微米阶段，可以在几平方厘米的上集成数千万个晶体管；后者的就是 EDA 工程。而 EDA 工程的关键之一是 EDA 工具，EDA 工具是指以计算机为工作平台，融合了应用电子技术、计算机技术、智能化技术最新成果而研制成的电子设计通用工具软件，主要能进行 面的辅助设计工作：(1) PCB 印刷电路板设计(2) ASIC 设计(3) 电子系统设计(SOC)没有 EDA 工程的支持，想要完成上述超大规模集成电路的设计制造是不可想象的,反过来，生产制造技术的不断进步又必将对 EDA 工程提出新的要求。

18、第二节一、自顶而下的设计方法EDA 技术的主要特征EDA 技术的主要特征是设计方法采用自顶而下（Top Down）的方法(图 11)，设计工作从开始，使用标准化硬件描述语言(VHDL 或 VerilogHDL等)描述电路行为，自上而下跨过各个层次，完成整个电子系统的设计。自顶而下的设计方法分为三个层次(图 22)：第一层：行为级描述即对系统的数学模型的描述，决定系统做什么及性能如何，不考虑系统的实际操作和用什么方法实现，是一种抽象的描述。这一层次的 EDA 工具提供行为级模型库，自建模型(如 System C,HDL 语言)及系统功能的完整第二层：RTL 级描述。即寄存器传输描述(Regist

19、er Transfer Level),导出系统逻辑表达式，以便到由具体逻辑元件组成的硬件结构。这一层次的EDA工具提供RTL级编程环境(HDL 语言)RTL 级。图 2-1DSP 实现ASIC 实现FPG 实现应用软件DSP 编程HDL 编程系统软件结构系统硬件结构系统性能算法/分析系统总体设计目标图 22第三层：逻辑综合(图 23)利用逻辑综合工具将 RTL 级描述程序转换成用基本逻辑元件表示的文件(门级网表文件)。门级网表文件分为：一般性的网表文件(与物理实现技术无关)和目标网表文件(与物理实现技术有关)。这一层次的 EDA 工具提供逻辑综合，门级电路及输出电路原理图。图 23二、硬件描述

20、语言(HDL)用硬件描述语言进行电路与系统的设计是当前 EDA 技术的又一个重要特征。与传统的原理图输入设计方法相比较，硬件描述语言更适合规模日益增大的电子系统，它还是进行逻辑综合优化的重要工具。硬件描述语言使得设计者在比较抽象的层次上描述设计的结构和内部特征。它的突出优点是：语言的公开可利用性；设计与工艺的无关性；宽范围的描述能力；便于组织大规模系统的设计：便于设计的复用和继承等。目前最常用的硬件描述语言有 VHDL 和Verilog HDL，它们都已经成为 IEEE 标准。三、逻辑综合与优化逻辑综合功能将做到了设计与工艺的次的系统行为设计自动翻译成门级逻辑的电路描述，。优化则是对于上述综合

21、生成的电路网表，根据布尔方程功能等效的原则，用更小、更快的综合结果替代一些复杂的逻辑电路单元，根据指定的目标库成新的网表.四、开放性和标准化框架是一种软件平台结构，它为 EDA 工具提供了操作环境。框架的关键在于提供与硬件平台无关的图形用户界面以及工具之间的通信、设计数据和设计流程的管理等，此外还应包括各种与数据库相关的服务项目。任何一个 EDA 系统只要建立了一个符合标准的开放式框架结构，就可以接纳其他厂商的 EDA 工具一起进行设计工作。这样，框架作为一套使用和配置 EDA 软件包的规范，就可以实现各种 EDA 工具间的优化组合，并集成在一个易于管理的统一的环境之下，实现五、库(Libra

22、ry)的引入共享。EDA 工具之所以能够完成各种自动设计过程，关键是有各类库的支持，如逻辑模拟时的模拟库、逻辑综合时的综合库、版图综合时的版图库、测试综合时的测试库等，这些库都是 EDA 设计公司与半导体生产厂商紧密合作、共同开发的。第三节 EDA 设计的基本工具一、 编辑器编辑器包括文字编辑器和图形编辑器。在系统设计中，文字编辑器用来编辑硬件系统的自然描述语言，在其他层次用来编辑电路的硬件描述语言文本。在数字系统中的门级、寄存器级以及级，所用的描述语言通常为 VHDL 和VerilogHDL；在模拟电路级，硬件描述语言通常为 SPICE 的文本输入。图形编辑器可用于硬件设计的各个层坎。在版图

23、级，图形编辑器用来编辑表示硅工艺加工过程的几何图形。在高于版图层次的其他级，图形编辑器用来编辑硬件系统的方框图、原理因等。典型的原理图输入工具至少应包括以下 3个组成部分：(1)基本单元符号库，主要包括基本单元的图形符号和模型。在实际应用时，硬件设计者除了采用基本单元和标准单元之外，还应该能够使用原理图编辑器建立自己元符号库中，供下次设计时使用。的图形符号以及相应的模型，并加到基本单(2) 原理图编辑器的编辑功能。(3) 产生网表的功能。二、器即模拟器，主要用来帮助设计者验证设计的正确性。在硬件系统设计的各个层次都要用到器。在数字系统设计中，硬件系统由数字逻辑器件以及它们之间的互连来表示。器的

24、用途是确定系统的输入/输出关系，所采用的方法是把每一个数字逻辑器件为一个或几个进程，把整个系统为由进程互连构成的进程网络，这种由进程互连组成的网络就是设计的三、 检查和分析工具模型。在集成电路设计的各个层次都会用到检查分析工具。在版图级，必须用设计规则检查工具来保证版图所表示的电路能被可靠地制造出来。在逻辑门级，检查分析工具可以用来检查是否有扇出规则的连接关系。时序分析器一般用来检查最坏情形时电路中的最大和最小延时。四、 优化综合工具优化综合工具用来把一种硬件描述转换为另一种描述，这里的转换过程通常伴随设计的某种改进。在逻辑门级，可以用逻辑最小化来对布尔表达式进行简化。在寄存器级，优化工具可以

25、用来确定控制序列和数据路径的最优组合。各个层次的综合工具可以将硬件的结构描述。次描述转换为低层次描述，也可以将硬件的行为描述转换为第三章硬件描述语言(HDL)第一节 概述由于高密度现场可编程逻辑器件(CPLD/FPGA)和集成电路的飞速发展，传统的设计技术如卡若图等已经不适合大规模及超大规模集成电路的设计。由此 EDA 软件得以迅速地发展。目前国际上使用比较多的 HDL 语言有 VHDL 语言(VHSICHardwareDescriptionLanguage)和 VerilogHDL 语言。二者比较见图 31。图 31目前在 ASIC 设计中应用最广泛的语言当属 Verilog 语言，它的特点

26、是简单易学，硬件描述能力强，因为它的描述更接近于硬件。VHDL 语言描述能力很强。它是比其他语言更次的描述。甚至有时在描述过程中只有算法描述，而无硬件的形迹。因此，VHDL 语言在 CPLD/FPGA 的应用方面较为广泛；一个复杂的问题，VHDL 可以用较少的篇幅描述清楚。同时 VHDL语言指令代码多，数据类型丰富，既有用于系统的指令，又有可用于综合的语句。因此 VHDL 语言使用起来非常灵活，但同时其繁多的指令代码，以及编译软件的缺乏也是其很严重的缺点。相对 VerilogHDL 语言，VHDL 具有如下优势：(1)明确的定义设计要求；(2)(3)(4)(5)(6)缩短设计周期； 改变设计灵

27、活；设计程序或程序包可再利用； 于实现技术；易于分析各种结构第二节 VHDLVHDL 的基本组成一、图 32一个VHDL 文件包括： 程序包 (Package) 、实体 (Entity) 、结构体(Architecture)。 实体是一个 VHDL 程序的基本单元，由实体说明和结构体两部分组成。实体说明用于描述设计系统的外部接口信号；结构体用于描述系统的行为、系统数据的流程或者系统组织结构形式。包集合存放各设计模块能共享的数据类型、常数、子程序等。下面是一个简单的分频电路描述。library ieee;库，程序包调用use ieee.std_logic_1164.all;use ieee.st

28、d_logic_unsigned.all;entity fp is实体部分port(inclk:in std_logic;outputa:out std_logic);end fp;architecture arch_fp of fp is结构体部分signal fp:std_logic_vector(23 downto 0); signal f:std_logic;beginprocess(inclk)begin进程if (inclk'event and inclk='1') then if fp=4999999 thenfp<="0000000000

29、00000000000000"f<=not f; else fp<=fp+1; end if;end if;end process; outputa<=f;end arch_fp;二、库（Library）表 31库名程序包名包中预定义内容StdStandardVHDL 类型，如 bit, bit_vectorIeeeStd_logic_1164定义 std_logic,std_logic_vectorIeeeStd_logic_arith定义有符号与无符号类型，以及基于这些类型上的算术运算IeeeNumeric_std定义了一组基于std_logic_1164 中的

30、定义的类型的算术运算符IeeeStd_logicsigned定义了基于 std_logic 与 std_logic_vector类型上的无符号的算术运算表 31 列出了 IEEE 两个标准库 STD 与 IEEE 的内容。三、 实体实体中定义了设计的输入/输出信号，也叫端口模式，同时还定义了端口的数据类型。端口模式主要有：in:信号进入实体但并不输出；out:信号离开实体但并不输入，且在内部反馈使用；inout:信号是双向的，既可以进入实体，又可以离开实体；buffer:信号输出到实体外部，但同时也在实体内部反馈。它是 inout 的子集， 但不由外部驱动。具体如图 33 所示。inoutbu

31、fferinout图 33端口数据类型主要有：integer：可用作循环指针或常数，通常不用作 I/O 信号；bit:可取 0 或 1；std_logic:工业标准逻辑类型，可取 0、1、X、Z。0 和 1 表示高低电平，X 表示悬空，Z 表示高阻；Std_logic_vector：是 std_logic 的组合。四、 结构体(architecture)结构体是 VHDL 设计中最主要的部分。在上面分频电路的描述中已标出结构体部分。具体格式如下：architecture<结构体名>of<.实体名>is<结构体区>结构体的类型、常数、元件及子程序IeeeStd

32、_logicunsigned定义了基于 std_logic 与 std_logic_vector类型上的无符号的算术运算如果使用元件例化，则在此所用的元件begin以下开始结构体concurrent signal assignments 并行语句信号赋值process 进程(顺序语句描述设计)component instantiations 元件例化end<结构体名>；五、 数据对象VHDL 语言中，凡是可以赋值的对象就称为客体，即数据对象。常用的数据对象为信号、常量和变量三种，它们通常都具有一定的物理含义： 信号代表物理设计中的某一条硬件连接线；常量代表电路中的电源和接地等；变量

33、的对应关系不太直接，通常只代表暂存某些值的载体。具体来说如下表所示：表 32信号用来定义一个“信号”数据对象，即定义电路的内部硬件连接。这个信号在元件之间起互连作用，可以赋值给外部信号。其定义方式如下：Sigal 信号名称：数据类型：设置值信号赋值符号为 “<=”。常量所代表的数据部分其定义方式如下：被改变，这样可以提高程序的阅读性和维护性。constant 变量名称：数据类型：设置值常量赋值符号为 “：”。变量只局限于进程或函数语句中，用来说明局部量。其定义方式如下：variable 变量名称：数据类型：设置值变量赋值符号为“：”。六、语句客体类别含义说明场合信号说明全局量Archit

34、ecture ,Package变量说明局部量Process ,Function, Procedure常量说明全局量上面两种场合下均可存在VHDL 常用语句包括:顺序语句(sequential)，它总是处于进程的内部,从的角度看是顺序执行的,类似于 C、Basic 等执行方式；并行语句(concurrent) 都是并行执行的,即与他们出现的先后次序无关。七、进程(process)进程用于描述顺序并且包含在结构体中。一个结构体可以包含多个进程语句,语法结构如图 3-4 所示。八、元件例化元件可以看作是一个 VHDL 模块(即最低层设计,也是完整的 VHDL 设计)。元件例化指元件的调用;元件个结构

35、体中。有了元件是对元件的说明,可放在程序包中,也可放在某,元件就可以被其它模块调用。图 3-4元件的语法结构:component <元件实体名>port (<元件端口信息,同元件实体的 port 部分); end component;元件的语法结构:<例化名>:<实体名,即元件名> port map (<端口列表>);九、参数化元件参数化元件是指元件的特性或规模可以通过参数来指定的一类元件。元件例化的格式为:<例化名>:<实体名,即元件名>generic map (<实体参数,如确定的总线宽度>); po

36、rt map (<端口列表>);十、配置一个实体可以用多个结构体来描述;综合的时候由配置语句来决定选择哪一个结构体;可以利用配置来选择不同的结构体进行性能对比,以得到性能最佳的结构体。十一、子程序子程序就是主程序在调用它以后能将处理结果返回主程序的程序模块。在调用的时候首先进行初始化,执行结束后子程序终止。子程序返回以后才能被再次调用,包括过程(procedure)和函数(function)。第四章 步进电机的驱动程序设计第一节 步进电机的工作原理一、基本概念步进电是一种将电的脉冲信号转换成相应的角位移(或线位移)的机电元件,也就是外加一个脉冲信号于这种电时，它就运行步。步进电的转

37、子为多极分布，定子上嵌有多相星形连接的控制绕组，由专门电源输入电脉冲信号，每输入一个脉冲信号，步进电的转子就前进一步。由于输入的是脉冲信号，输出的角位移是断续的，所以又称为脉冲电。步进电的种类很多，按结构可分为反应式和激励式两种；按相数分则可分为单相、两相和多相三种。图 41 反应式步进电二、单三拍通电方式的基本原理的结构示意图设 A 相首先通电（B、C 两相不通电），产生 A-A轴线方向的磁通，并通过转子形成闭合回路。这时 A、A极就成为电磁铁的 N、S 极。在磁场的作用下， 转子总是力图转到磁阻最小的位置，也就是要转到转子的齿对齐 A、A极的位置；接着 B 相通电（A、C 两相不通电），转

38、子便顺时针方向转过 30°，它的齿和 C 、 C 极对齐。 不难理解， 当脉冲信号一个一个发来时， 如果按ACBA的顺序通电，则电机转子便逆时针方向转动。这种通电方式称为单三拍方式(如图 42)。第二节 步进电机的驱动电源步进电需配置一个的电源供电，电源的作用是让电的控制绕组按照特定的顺序通电，即受输入的电脉冲控制而动作，这个电源称为驱的运行动电源。步进电及其驱动电源是一个互相的整体，步进电性能是由电和驱动电源两者配合所形成的综合效果。图 42 单三拍通电方式时转子的位置一、对驱动电源的基本要求（1）驱动电源的相数、通电方式和电压、电流都能满足步进电的需要；（2）要满足步进电的起动频

39、率和运行频率的要求；（3）能最大限度地抑制步进电的振荡；（4）工作可靠，能力强；（5）成本低、效率高、安装和维护方便。二、驱动电源的组成步进电的驱动电源基本上由脉冲发生器、脉冲分配器和脉冲放大器（也称功率放大器）三部分组成，如图 43 所示。指令图 43 步进电三、脉冲发生器传统的设计方法驱动电源的方框图脉冲发生器是一个脉冲频率由几赫到几十千赫可连续变化的脉冲信号发生工 作机 构步 进电脉 冲放 大 器脉 冲分 配 器脉 冲发 生 器器。脉冲发生器可以采用多种线路，最常见的有多谐振荡器和单结晶体管构成的张弛振荡器两种，它们都是通过调节电阻 R 和电容 C 的大小来改变电容器充放电的时间常数，以

40、达到改变脉冲信号频率的目的。图 44 是两种实用的多谐振荡电路，它们分别由反相器和非门构成，振荡频率由 RC 决定，改变 R 值即可改变脉冲频率。四、脉冲分配器传统的设计方法图 44 脉冲发生器实用电器脉冲分配器中由门电路和双稳态触发器组成的逻辑电路，它根据指令冲信号按一定的逻辑关系加在脉冲放大器上，使步进电按确定的运行方式工作。常用的象 CH250 环形脉冲分配器就是通过其控制端的不同接法组成三相双三拍和三相六拍的不同工作方式，如图 45、图 46 所示图 45 CH250 三相六拍接法图 46 CH250 三相六拍接法J3r、J3L 两端子是三相双三拍的控制端，J6r、J6L 是三相六拍的

41、控制端， 三相双三拍工作时，若J3r“1”，而 J3L“0”，则电机正转；若J3r“0”， J3L“1”，则电机反转；三相六拍供电时，若 J6r“1”，J6L“0”，则电机正转；若 J6r“0”，J6L“1”，电机反转。R2 是双三拍的复位端，R1 是六拍的复位端，使用时，首先将其对应复位端接入高电平，使其进入工作状态，然后换接到工作位置。CL 端是时钟脉冲输入端，EN 是时钟脉冲允许端，用以控制时钟脉冲的允许与否。当脉冲 CP 由 CL 端输入，只有 EN 端为高电平时，时钟脉冲的上升沿才起作用。CH250 也允许以 EN 端作脉冲 CP 的输入端，此时， 只有 CL 为低电平时，时钟脉冲的

42、下降沿才起作用。A0、B0、C0 为环形分配器的三个输出端，经过脉冲放大器（功率放大器）后分别接到步进电的三相线上。五、设计思路硬件采用 ALTERA 公司的 FLEX 10K 系列，开发系统采用 ALTERA 公司的Max+Plus10.0 和 MENTOR 公司的 Modelsim SE 5.6，利用复杂可编程逻辑器件突出的优点：设计者从事概念设计或者是电子系统的“行为设计”，而大部分工程中的技术问题，由 EDA 工具解决。这样就可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子从电路设计、性能分析到设计出印制板的整个过程在计算机上自动处理完成。第三节 分频

43、程序的设计由于步进电机的运转过程比较复杂，本设计硬件采用了功能强大的 Altera公司的低电压 1k 系列 EP1K100QC208-3，软件采用 VHDL 语言，开发系统采用Altera 公司的MAX+plus II 10.0 和MENTOR 公司的ModelSim SE 5.6,使得驱动程序设计过程较以往显得简单明了。一、分频电路的实现由于步进电机在运转过程中，先是由低频 200HZ 渐变到高频 600HZ，再有高频 600HZ 逐渐减小到 200HZ。在此过程中，频率不断变化，这也就牵扯到如何由一个输入时钟信号(输入频率为 11.0592MHZ)得到这种频率。下面是一个分频程序：LIBR

44、ARY ieee;USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY fp1 ISPORT(inclk resetoutputa: IN: INSTD_LOGIC;STD_LOGIC;: OUTSTD_LOGIC);END fp1;ARCHITECTURE a OF fp1 ISSIGNAL fp: STD_LOGIC_VECTOR(5 downto 0);SIGNAL fBEGIN: STD_LOGIC;PROCESS (inclk)inclk 为敏感量BEGINIF (inclk'event an

45、d inclk='1') THEN IF RESET = '1' thenfp <= "000000"f <= '0'outputa<=f;ELSEIF (fp<2)THENfp<=fp+1;f<=f; ELSEfp<="000000"f<=not f; END IF;outputa<=f;END IF;END IF; END PROCESS;END a;波形如图 4-7 所示。图 47上图中 inclk 为输入时钟信号，reset 为复位控制信号，ou

46、tputa 为输出信号。基本流程图如图 48。图 48经过分频后输出信号的频率变为输入信号的 1/6,这也就为后面驱动电机驱动程序的实现提供了基本思路。二、升降速曲线的设计步进电机启动时，必须有升速、降速过程，升降速的设计设计不合适，将引起步进电机的堵转、失步、升降速过程慢等问题。如果升速过程由突跳频率加升速曲线组成（降速过程反之），理想的升降速曲线为指数曲线（见图 49），根据用户的负载情况选择不同的突跳频率和不同的指数曲线，以找到一条最理想的曲线，一般需要多次试机才行。突跳频率不宜过大，。指数曲线在实际软件编程中比较麻烦，一般事先算好后存贮在 ROM内，工作过程直接选取。在此处我们用线性变

47、化近似代替指数曲线。图 49 升速曲线示意图CP 脉冲的设计主要要求其要有一定的脉冲宽度（一般不小于 5S）、脉冲序列的均匀度以及高低电平方式。电机换向时，一定要在电机降速停止后再换向。换向信号一定要在前一个方向的最后一个 CP 脉冲结束后以及下一个方向的第一个 CP 脉冲前发出。步进电机从初始的 200HZ 逐渐变化到 600HZ，在这个过程中，频率应按线性变化。此流程如图 4-10 所示。由图 411 可以看出此算法实现了由低频渐变高频的过程。图 410波形如图 4-11 所示。图 411三、低频到高频再到低频的实现算法描述：图 412系统图：图 413注、若输入步进电机步数小于升频和降频所用的步数和，则直接将总步数平分为升频和降频步数，省略中间高频连续运转。此时的系统14。图如图4图 414四、环形分配器的实现工作原理：根据指令冲信号按一定的逻辑关系加在脉冲放大器上，使步进电按确定的运行方式（正转或反转）工作。程序设计流程图：图 415正转过程状态机：图 416初始状态为a,当输入脉冲第一次到达上跳沿时,三路信号分别输出 0、1、0；.当输入脉冲第二次达到上跳沿时，三路信号分别输出 0、0、1；当输入脉冲第三次到达上挑沿时，三路信号分别输出 1、0、0。当输入脉冲第四次到达上跳沿时，三路信号再次输出 0