第2章大规模可编程逻辑器件

1、第第2 2章章 大规模可编程逻辑器件大规模可编程逻辑器件CPLD/FPGACPLD/FPGAo CPLDCPLD结构原理结构原理o FPGAFPGA结构原理结构原理o 产品介绍产品介绍o 编程、配置编程、配置本章内容：本章内容：2.1 CPLD结构与工作原理结构与工作原理Lattice公司公司ispLSI系列的系列的CPLD产品为例详细介绍：产品为例详细介绍： CPLD的内部结构的内部结构； CPLD的主要技术特征；的主要技术特征； CPLD的设计编程方法的设计编程方法。 2.1 CPLD结构与工作原理结构与工作原理 可编程逻辑块可编程逻辑块：CPLDCPLD的主要的主要组成部分，用以实现系统

2、逻组成部分，用以实现系统逻辑功能的配置；辑功能的配置； I/OI/O模块：模块：实现实现CPLDCPLD输入输入/ /输输出信号的引脚驱动及电平匹出信号的引脚驱动及电平匹配；配； 可编程互联通道：可编程互联通道：实现实现CPLDCPLD内部各个功能模块的互联通内部各个功能模块的互联通信。信。CPLDCPLD的内部结构：的内部结构：LAB(Logic array block 逻辑阵列块）逻辑阵列块） ispLSI1000 ispLSI1000和和ispLSI1000EispLSI1000E系列为通用器件；系列为通用器件； ispLSI2000ispLSI2000系列的器件适用于高速系统的设计；系

3、列的器件适用于高速系统的设计；ispLSI3000ispLSI3000系列的器件适用于复杂系统设计，集成度系列的器件适用于复杂系统设计，集成度高、速度高；高、速度高；ispLSI5000ispLSI5000系列的器件为系列的器件为68bit68bit超宽超宽输入系列；输入系列；ispLSI6000ispLSI6000系列的器件在结构上增加了系列的器件在结构上增加了存储器存储器；ispLSI8000ispLSI8000系列器件是系列器件是多寄存器超大结构多寄存器超大结构。 ispMACHispMACH系列器件的特征是超大、超宽、超快；系列器件的特征是超大、超宽、超快； 2.1.1 Lattice

4、公司的公司的CPLD器件器件LatticeLattice公司的公司的ispisp系列器件主要包括系列器件主要包括ispLSIispLSI和和ispMACHispMACH系列：系列：2.1.2 ispLSI1016输出布线区ORPA0A1A2A3A4A5A6A7集总布线区（GRP）B7B6B5B4B3B2B1B0输出布线区ORP通用逻辑块（GLB）宏模块时钟分配网络I/O 0I/O 1I/O 2I/O 3I/O 4I/O 5I/O 5I/O 7I/O 8I/O 9I/O 10I/O 11I/O 12I/O 13I/O 14I/O 15I/O 16I/O 17I/O 18I/O 19I/O 20I

5、/O 21I/O 22I/O 23I/O 24I/O 25I/O 26I/O 27I/O 28I/O 29I/O 30I/O 31 通用逻辑模块通用逻辑模块GLBGLB 输入输入/ /输出单元输出单元IOCIOC 集总布线区集总布线区GRPGRP 输出布线区输出布线区ORPORP 时钟分配网络时钟分配网络CDNCDN 10161016有有1616个个GLBGLB，每个，每个GLBGLB有有1818输入，一个可编程与输入，一个可编程与或阵列，或阵列，4 4个可以重构为组合型或寄存器型的输出。个可以重构为组合型或寄存器型的输出。乘积项乘积项共享共享阵列阵列与逻辑与逻辑阵列阵列输出输出逻辑宏单元逻辑

6、宏单元控制控制功能部分功能部分输入信号输入信号输出信号输出信号GLB组成框图组成框图2.1.2 ispLSI1016通通用用逻逻辑辑模模块块GLBGLB2.1.2 ispLSI1016 输入输入/ /输出单元输出单元IOCIOCMUXMUXMUXMUXVccMUXMUXDQ R/L reset I/O输出至集总布线区IOCLK0IOCLK1RESET来自输出布线区来自输出布线区来自OE选择器表示EEMOS编程单元2.1.2 ispLSI1016 输入输入/ /输出单元输出单元IOCIOC2.1.2 ispLSI1016 集总布线区集总布线区GRPGRPispLSIispLSI结构的中央是全局布

7、线区结构的中央是全局布线区(GRP)(GRP)，它连接所，它连接所有的内部逻辑：有的内部逻辑：u 提供高速的提供高速的内部连线内部连线，可实现，可实现IOCIOC到到GLBGLB或者或者GLBGLB到到GLBGLB的互连。的互连。u 特点是其输入输出之间的特点是其输入输出之间的延迟恒定且可预知延迟恒定且可预知。2.1.2 ispLSI1016 输出布线区输出布线区ORPORP： GLBGLB和和IOCIOC之间的可编程互连阵列，之间的可编程互连阵列，可提高分配可提高分配IOIO管脚的灵活性，简化布线软件管脚的灵活性，简化布线软件2.1.2 ispLSI1016 时钟分配网络时钟分配网络CDNC

8、DN：u 用于产生用于产生5 5个全局时钟信号，分配给个全局时钟信号，分配给GLBGLB和和I/OI/O用；用；u 可将时钟专用可将时钟专用GLBGLB的的4 4个输出送入时钟分配网络，以建立用个输出送入时钟分配网络，以建立用户定义的内部时钟。户定义的内部时钟。通用逻辑块B0O0O1O2O3CLK0CLK1CLK2IOCLK0IOCLK1Y1Y2Y0时钟分配网络2.1.2 ispLSI1016 宏模块结构：宏模块结构：器件采用的一种分块结构器件采用的一种分块结构宏模块是其中一个大的结构单元。每个宏模块由宏模块是其中一个大的结构单元。每个宏模块由8个个GLB、一个、一个ORP、16个个IOC、两

9、个直接输入、两个直接输入DI组成。组成。1.Ultra-MOS工艺工艺 利用利用Ultra-MOS工艺生产的工艺生产的ispLSI器件具有器件具有高密度，高性能的特点。目前高密度，高性能的特点。目前ispLSI系列器件系列器件的系统工作的系统工作速度速度已达已达200MHz，集成度集成度可达可达58000个逻辑门。个逻辑门。2.1.3 ispLSI器件的主要技术特性器件的主要技术特性2.在系统编程功能在系统编程功能 所有的所有的ispLSI系列器件均为系列器件均为ISP器件，具有在系统编程器件，具有在系统编程能力。能力。 所谓所谓“在系统可编程在系统可编程”是指对器件、电路板、整个电是指对器件

10、、电路板、整个电子系统进行逻辑重构和功能修改的能力，这种重构可以子系统进行逻辑重构和功能修改的能力，这种重构可以在制造之前，调试过程中，甚至在交付用户使用之后进在制造之前，调试过程中，甚至在交付用户使用之后进行。行。2.1.3 ispLSI器件的主要技术特性器件的主要技术特性3.边界扫描测试功能边界扫描测试功能 边界扫描技术主要解决芯片的测试问题，借助一个边界扫描技术主要解决芯片的测试问题，借助一个4信信号线的接口及相应的软件则可实现对电路板上所有支持边号线的接口及相应的软件则可实现对电路板上所有支持边界扫描的芯片内部逻辑和边界引脚的测试。界扫描的芯片内部逻辑和边界引脚的测试。 ispLSI器

11、件中器件中ispLSI 3000、 6000及及8000系列器件支持系列器件支持IEEE1149.1.边界扫描测试标准。它们可以通过边界扫描测试标准。它们可以通过5个个ISP编程编程管脚中的管脚中的4个来传递边界扫描信号。个来传递边界扫描信号。 2.1.3 ispLSI器件的主要技术特性器件的主要技术特性4.加密功能加密功能 ispLSI器件具有加密功能，用于防止非法拷贝器件具有加密功能，用于防止非法拷贝JEDEC数据文件。数据文件。ispLSI器件中提供了一段特殊的加密单元，器件中提供了一段特殊的加密单元，该单元被加密以后就不能读出器件的逻辑配置数据。由该单元被加密以后就不能读出器件的逻辑配

12、置数据。由于于ispLSI器件的加密单元只能通过对器件重新编程才能器件的加密单元只能通过对器件重新编程才能擦除，已有的解密手段一般不能破解，器件的加密特性擦除，已有的解密手段一般不能破解，器件的加密特性较好。较好。2.1.3 ispLSI器件的主要技术特性器件的主要技术特性5.短路保护短路保护 ispLSI器件采取了两种短路保护手段。首先，选用电器件采取了两种短路保护手段。首先，选用电荷泵给硅片基底加上一个足够大的反向偏置电压，这个荷泵给硅片基底加上一个足够大的反向偏置电压，这个反向偏置电压能够防止输入负电压毛刺而引起的内部电反向偏置电压能够防止输入负电压毛刺而引起的内部电路自锁；其次，器件输

13、出采用沟道方式，取代传统的路自锁；其次，器件输出采用沟道方式，取代传统的P沟道方式，消除沟道方式，消除SCR自锁现象。自锁现象。2.1.3 ispLSI器件的主要技术特性器件的主要技术特性 自锁现象又称自锁现象又称S C R 现象，这是因为器件内部现象，这是因为器件内部存在的存在的pnpn 结构形成了双结型寄生晶闸管，此寄结构形成了双结型寄生晶闸管，此寄生晶闸管的电路结构与生晶闸管的电路结构与S C R（可控硅）的结构完（可控硅）的结构完全相同。在测试和使用过程中，当有外来的电压全相同。在测试和使用过程中，当有外来的电压或电流信号触发动作，或电流信号触发动作，CMOS 器件的漏极器件的漏极V

14、dd 和源和源极极Vss 之间就会出现很大的导通电流，该电流一旦之间就会出现很大的导通电流，该电流一旦开始流动，即使除去外来触发信号也不会中断，开始流动，即使除去外来触发信号也不会中断，只有关断电源或将电压降到某个值以下才能解除该只有关断电源或将电压降到某个值以下才能解除该电流。此时器件处于自锁状态。电流。此时器件处于自锁状态。 编程是指将编程是指将EDAEDA软件设计的熔丝图文件（软件设计的熔丝图文件（JEDECJEDEC）写入写入PLDPLD器件的过程（下载）器件的过程（下载）。1 1、 ispLSIispLSI编程信号线：编程信号线： ispENispEN：编程使能，低电平有效；：编程使

15、能，低电平有效； SCLKSCLK：时钟；：时钟； SDISDI：串行数据输入；：串行数据输入； SDOSDO：串行数据输出；：串行数据输出； MODEMODE：方式控制。：方式控制。2.1.4 ispLSI器件的编程器件的编程2、下载电路、下载电路 编程电缆又称为下载电缆，该电缆连接计算机的并行口编程电缆又称为下载电缆，该电缆连接计算机的并行口和和ispLSI芯片。电缆中有简单的控制电路。芯片。电缆中有简单的控制电路。IspLSISDOSDIMODESCLKispEN.下载电缆计算机2.1.4 ispLSI器件的编程器件的编程LatticeLattice公司的下载电缆公司的下载电缆 G1A1

16、2Y118A24Y216A36Y314A48Y412U1ASN74L S244G19A111Y19A213Y27A315Y35A417Y43U1BSN74L S24411421531641751861972082192210231124122513J1DB 251234567816151413121110910k X 5R 182R 282R 310kR 4100R 510kR 610kR 74.9kR 882R 9R 10R 1182 X5R 12R 13R 1410kR 15220Q12907aQ22222aD14001D24001D34001D44001D5400112345678J2C

17、 ON8C 1101C 2101C 3101C 4101C 5101C 6101C 7104GNDGNDGNDGNDGNDGNDR 161kGNDGNDGNDGNDSC L K/T C KM ODE /T M SNCSDO/T DOVC CNCSDI/T DI.3 3、多个器件的编程、多个器件的编程 有并行和串行两种方式，但都需要在有并行和串行两种方式，但都需要在EDAEDA软件的支持下完软件的支持下完成。串行菊花链编程结构：成。串行菊花链编程结构： ispENSDOSDIispLSIMODEispENSCLKSCLKSDI5线ISP编程接口.MODESDOSCLKSCLKSDOSDIispG

18、ALMODESDOSDIispGALMODEispENSDOSDIispLSIMODESCLK2.1.4 ispLSI器件的编程器件的编程2.2 FPGA结构与工作原理结构与工作原理以以Xilinx公司的公司的Spartan 3E系列系列FPGA产品为例产品为例 可配置逻辑块可配置逻辑块CLB 可配置可配置I/O模块模块IOB 可编程互联资源可编程互联资源IRCLB可编程开关矩阵可编程I/O模块可编程互连资源可配置逻辑模块CLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLB2.2 FPGA结构与工作原理结构与工作原理 可配置逻辑块可配置逻辑块CLB每个每个

19、slice内部包含两个内部包含两个4输入查找表输入查找表LUT 2.2 FPGA结构与工作原理结构与工作原理u 4 4输入查找表输入查找表LUTLUT0000010100000101161RAM输入A输入B输入C输入D查找表输出多路选择器2输入查找表输入查找表2.2 FPGA结构与工作原理结构与工作原理2.2 FPGA结构与工作原理结构与工作原理 可配置可配置I/O模块模块IOB：可配置可配置I/OI/O模块用来配置模块用来配置FPGAFPGA芯片引脚与外部模块通信信号的传输方向及输出芯片引脚与外部模块通信信号的传输方向及输出信号的驱动电流大小。信号的驱动电流大小。 FPGA FPGA的引脚可

20、配置成：的引脚可配置成：输入信号、输出信号、双输入信号、输出信号、双向传输信号及高阻态向传输信号及高阻态。 可编程互联资源可编程互联资源IR：可编程互联资源连接可编程互联资源连接FPGAFPGA内部内部的各功能模块（如：的各功能模块（如：IOBIOB，CLBCLB，交换矩阵、，交换矩阵、DCMDCM、Block RAMBlock RAM等），实现各功能模块之间的通信。等），实现各功能模块之间的通信。2.3 CPLD/FPGA产品产品 Altera公司产品公司产品 Xilinx公司公司 Lattice公司公司2.3.1 Altera公司产品公司产品 低成本的低成本的CycloneCyclone系

21、列：系列：CycloneCyclone、Cyclone IICyclone II、Cyclone IIICyclone III、Cyclone IVCyclone IV、Cyclone VCyclone V等；等； 中端的中端的ArriaArria系列：包括系列：包括ArriaArria GX GX、ArriaArria II II、ArriaArria V V等；等； 高端的高端的StratixStratix系列：包括系列：包括StratixStratix、StratixStratix II II、StratixStratix III III、StratixStratix IV IV、Str

22、atixStratix V V等等CycloneCyclone系列器件的结构与原理系列器件的结构与原理 LAB阵列阵列 CycloneCyclone系列器件的结构与原理系列器件的结构与原理 Cyclone LE普通模式普通模式 CycloneCyclone系列器件的结构与原理系列器件的结构与原理 Cyclone LE动态算术模式动态算术模式 CycloneCyclone系列器件的结构与原理系列器件的结构与原理 快速进位选择链快速进位选择链 LUT链和寄存器链的使用链和寄存器链的使用 CycloneCyclone系列器件的结构与原理系列器件的结构与原理 快速通道快速通道(FastTrack) F

23、astTrack遍布于整个遍布于整个FPGA器件，是一系列水器件，是一系列水平和垂直走向的连续式平和垂直走向的连续式布线通道。布线通道。 FastTrackFastTrack连接是由遍布整个器件连接是由遍布整个器件的的“行互连行互连”和和“列互列互线线”组成的。组成的。 I/O单元与专用输入端口单元与专用输入端口 IO单元结构图单元结构图 系统级系统级FPGA嵌入式阵列块嵌入式阵列块EAB(Embedded Array Block) 用用EAB构成不同结构成不同结构的构的RAM和和ROM 输 出输 出时 钟时 钟DRAM/ROM256x8512x41024x22048x1DDD写 脉 冲写 脉

24、 冲电路电路输出宽度输出宽度8 , 4 , 2 , 1 数据宽度数据宽度8 , 4 , 2 , 1地址宽度地址宽度 8,9,10,11 写使能写使能输 入输 入时 钟时 钟系统级系统级FPGAFPGA嵌入式阵列块嵌入式阵列块EAB(Embedded Array Block) M4K功能：功能：4608位位RAM；ROM设计；设计；200MHZ高速性能；双端口存储器；单个双端口存储高速性能；双端口存储器；单个双端口存储器；单端口存储器；字节使能；校验位；移位寄存器；器；单端口存储器；字节使能；校验位；移位寄存器；FIFO设计；混合时钟模式。设计；混合时钟模式。 Cyclone系列器件的结构与原理

25、系列器件的结构与原理 Cyclone LE结构图结构图 系统级系统级FPGAFPGATriMatrixTriMatrix存储器存储器Stratix器件中的TriMatrix存储结构具有多达10Mbit的RAM和高达12Tbps的峰值存储带宽，是大存储应用的理想选择。 M512 模块（5121 到 3218）：作为FIFO功能和时钟域缓冲；M4K 模块（40961到12836）：满足中大小存储；MegaRAM模块（64K9到4K144）：满足大缓冲应用对可编程门阵列的需求。M512块块M4K块块M-RAMRake接收机相关器接收机相关器ATM信元数据包存储信元数据包存储IP数据缓冲包数据缓冲包移

26、位寄存器移位寄存器Header/cell存储存储系统高速缓存系统高速缓存小容量小容量FIFO缓冲缓冲信道化函数信道化函数视频帧缓冲器视频帧缓冲器FIR滤波器延迟线滤波器延迟线处理器的程序存储器处理器的程序存储器反射消除器数据反射消除器数据存储存储处理器代码存储处理器代码存储TriMatrix存储应用存储应用Cyclone器件支持的外部存储器接口器件支持的外部存储器接口存储技术存储技术I/O标准标准最大总线宽度最大总线宽度最大时钟速度最大时钟速度最大数据速度最大数据速度SDR SDRAM3.3 V LVTTL72bits167MHz167MbpsDDR SDRAM2.5 V SSTL Class

27、 ，72bits167MHz334MbpsDDR2 SDRAM1.8 V SSTL Class ，72bits167MHz334MbpsQDR SRAM1.8 V HSTL Class ，36bits167MHz668Mbps系统级系统级FPGAFPGA数字时钟管理数字时钟管理 Cyclone II PLL方框图 鉴相器鉴相器系统级系统级FPGAFPGA数字时钟管理数字时钟管理 表 Cyclone II PLL特性特性特性指标指标时钟倍乘和分频时钟倍乘和分频m / (n置后分频计数器置后分频计数器)相位移相位移低至低至125皮秒的增量皮秒的增量内部时钟输出数量内部时钟输出数量每个每个PLL多达

28、多达3个个外部时钟输出数量外部时钟输出数量每个每个PLL 1个个馈送逻辑阵列馈送逻辑阵列锁相端口和锁相端口和PLL时钟输出时钟输出其他其他可编程持续期和带宽可编程持续期和带宽门控时钟和人工时钟交换门控时钟和人工时钟交换系统级系统级FPGAFPGA系统级系统级I/OI/O Cyclone/Cyclone II 器件单端I/O标准支持I/OI/O标准标准类型类型目标性能（目标性能（MHZMHZ）典型应用典型应用3.3-V/2.5-V/1.8-V 3.3-V/2.5-V/1.8-V LVTTLLVTTL单端单端250 MHz250 MHz一般用途一般用途3.3-V/2.5-V/1.8-3.3-V/2

29、.5-V/1.8-V/1.5-V LVCMOSV/1.5-V LVCMOS单端单端250 MHz250 MHz一般用途一般用途SSTL-3 Class I & IISSTL-3 Class I & II参考电参考电压压166 MHz166 MHzSDR SDRAMSDR SDRAMSSTL-2 Class I & IISSTL-2 Class I & II参考电参考电压压133 MHz133 MHzDDR SDRAMDDR SDRAM及及FCRAMFCRAM3.3-V PCI3.3-V PCI单端单端66 MHz66 MHzPCPC及嵌入式应用及嵌入式应用系统级

30、系统级FPGAFPGA系统级系统级I/O I/O 系统级I/O支持其他接口标准和协议。如Cyclone器件支持各种串行总线接口、通信协议以及通信接口协议。 平台级平台级FPGAFPGA乘法器乘法器 乘法器的9位工作模式 平台级平台级FPGAFPGADSPDSP硬核硬核 DSP块的配置模式DSP块模式块模式9 99 91818181836363636乘法器乘法器8个乘法器，个乘法器，8个个乘积输出乘积输出4个乘法器，个乘法器，4个乘积个乘积输出输出1个乘法器，个乘法器，1个乘积输出个乘积输出乘累加乘累加2个乘累加个乘累加2个乘累加个乘累加2乘加乘加4个和输出，每个和输出，每个都是个都是2个乘积个

31、乘积相加相加2个和输出，每个都个和输出，每个都是是2个乘积相加个乘积相加4乘加乘加2个和输出，每个和输出，每个都是个都是4个乘积个乘积相加相加1个和输出，每个都个和输出，每个都是是4个乘积相加个乘积相加平台级平台级FPGAFPGADSPDSP硬核硬核 平台级平台级FPGAFPGA高速串行接口高速串行接口 2.3.2 Xilinx公司公司 CPLDCPLD产品：产品：CoolRunner、XC9500系列系列 ； 低端低端Spartan ：Spartan2、Spartan2E、Spartan3、Spartan3E、Spartan3A、Spartan6 ； 高端高端Virtex：有：有Virtex

32、2、Virtex2P、Virtex4、Virtex5、Virtex6、Virtex7系列。系列。 2.3.3 Lattice公司公司 CPLD产品有产品有ispMACH 4000ZE、MachXO、MachXO2系列系列 ； LatticeECP3、LatticeECP2/M、LatticeSC/M、LatticeXP2等系列等系列 2.4 编程与配置编程与配置 在系统编程在系统编程 FPGAFPGA配置配置 u 主动配置方式：由主动配置方式：由FPGAFPGA从外部程序存储器从外部程序存储器EEPROMEEPROM或或FlashFlash中主动读取配置代码；中主动读取配置代码；u 被动配置方

33、式：由外部处理器将配置代码写入到被动配置方式：由外部处理器将配置代码写入到FPGAFPGA中。中。（1 1）被动串行（）被动串行（Passive SerialPassive Serial，PSPS）模式。异步串行微处理器）模式。异步串行微处理器实现配置。实现配置。（2 2）被动并行同步）被动并行同步 (Passive Parallel Synchronous(Passive Parallel Synchronous，PPS)PPS)模式模式。通过并行同步的微处理器实现配置。通过并行同步的微处理器实现配置。（3 3）被动并行异步（）被动并行异步（Passive Parallel Asynchro

34、nousPassive Parallel Asynchronous，PPAPPA）模）模式。通过并行的异步微处理器实现配置。式。通过并行的异步微处理器实现配置。（4 4）被动串行异步（）被动串行异步（Passive Serial AsynchronousPassive Serial Asynchronous，PSAPSA）模式）模式。通过串行异步微处理器实现配置。通过串行异步微处理器实现配置。（5 5）JTAGJTAG模式；通过模式；通过IEEEIEEE的标准的标准1149.11149.1（JTAGJTAG）引脚实现配置。）引脚实现配置。（6 6）主动串行）主动串行 (Active Seria

35、l(Active Serial，AS)AS)配置。通过串行配置芯片实配置。通过串行配置芯片实现配置。现配置。 配置模式：配置模式：接口各引脚信号名称接口各引脚信号名称引引脚脚 1 2 3 4 5 6 7 8 9 10 PS 模模式式 DCK GND CONF_DONE VCC nCONFIG - nSTA TUS - DA TA0 GND JA TG模模式式 TCK GND TDO VCC TMS - - - TDI GND 1010芯下载口芯下载口 配置引脚定义配置引脚定义2.4 测试、编程与配置测试、编程与配置p JTAGJTAG模式模式：在开发软件中通过下载电缆直接将配置代：在开发软件中

36、通过下载电缆直接将配置代码下载到码下载到FPGAFPGA，是项目设计验证阶段常用的下载方式。，是项目设计验证阶段常用的下载方式。 M2,M1,M0为方式选择。见为方式选择。见P21表表25。其中，。其中，JTAG模式为模式为101。内部逻辑测试内部逻辑测试 FPGA/CPLD测试技术测试技术 JTAG边界扫描测试边界扫描测试 IEEE 1149.1 IEEE 1149.1 标准规定了一个四线串行接口（第五条线是可选的），标准规定了一个四线串行接口（第五条线是可选的），该接口称作测试访问端口（该接口称作测试访问端口（TAPTAP），用于访问复杂的集成电路（），用于访问复杂的集成电路（ICIC），

37、），例如微处理器、例如微处理器、DSPDSP、ASICASIC和和CPLDCPLD。除了。除了TAPTAP之外，混合之外，混合ICIC也包含移位寄也包含移位寄存器和状态机，以执行边界扫描功能。在存器和状态机，以执行边界扫描功能。在TDITDI（测试数据输入）引线上（测试数据输入）引线上输入到芯片中的数据存储在指令寄存器中或一个数据寄存器中。串行数输入到芯片中的数据存储在指令寄存器中或一个数据寄存器中。串行数据从据从TDOTDO（测试数据输出）引线上离开芯片。边界扫描逻辑由（测试数据输出）引线上离开芯片。边界扫描逻辑由TCKTCK（测试（测试时钟）上的信号计时，而且时钟）上的信号计时，而且TMS

38、TMS（测试模式选择）信号驱动（测试模式选择）信号驱动TAPTAP控制器的控制器的状态。状态。TRSTTRST（测试重置）是可选项。在（测试重置）是可选项。在PCBPCB上可串行互连多个可兼容扫上可串行互连多个可兼容扫描功能的描功能的ICIC，形成一个或多个扫描链，每一个链都由其自己的，形成一个或多个扫描链，每一个链都由其自己的TAPTAP。每。每一个扫描链提供电气访问，从串行一个扫描链提供电气访问，从串行TAPTAP接口到作为链的一部分的每一个接口到作为链的一部分的每一个ICIC上的每一个引线。在正常的操作过程中，上的每一个引线。在正常的操作过程中，ICIC执行其预定功能，就好像执行其预定功能，就好像边界扫描电路不存在。但是，当为了进行测试或在系统编程而激活设备边界扫描电路不存在。但是，当为了进行测试或在系统编程而激活设备的扫描逻辑时，数据可以传送到的扫描逻辑时，数据可以传送到ICIC中，并且使用串行接口从中，并且使用串行接口从IC