第8讲 数电 中规模 加法器

1、4.24.2单元级组合逻辑电路的介绍、分析与应用单元级组合逻辑电路的介绍、分析与应用4.2.14.2.1加法器加法器不考虑低位进位不考虑低位进位, ,将两个将两个1 1位二进制数相加的逻辑运算位二进制数相加的逻辑运算 半加器的真值表半加器的真值表 逻辑表达式逻辑表达式 逻辑电路图逻辑电路图1000C011110101000SBA 半加器的真值表半加器的真值表BABAS C = AB A B =1 & C=AB BAS 1.1.半加器（半加器（Half AdderHalf Adder） A B S C 逻辑符号图逻辑符号图 逻辑符号图逻辑符号图下面我们分析一位全加器电路。下面我们分析一位

2、全加器电路。全加器进行加数、被加数和低位来的进位信号的相加全加器进行加数、被加数和低位来的进位信号的相加2.2.全加器（全加器（Full AdderFull Adder）分析：分析： （1）由逻辑图逐级写）由逻辑图逐级写出表达式，化简。出表达式，化简。（2）由表达式列出真值表。）由表达式列出真值表。（3）分析逻辑功能）分析逻辑功能 ： 输入有奇数个输入有奇数个1时，时，F=1；输入有两个或以上输入有两个或以上1，CO=1。BACIFCIBACI CIBA)(CIBACIBAABCICIBAABCOABCIBA)(ABCIBACIBA 0 0 0 1 0 1 1 0 0 1 1 0 1 0 1

3、10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1CO FA B CI真值表真值表ABCIACIB 0 0 0 1 0 1 1 0 0 1 1 0 1 0 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1CO FA B CI真值表真值表分析：分析：（3）分析逻辑功能）分析逻辑功能 ： 输入有奇数个输入有奇数个1时，时，F=1；输入有两个或以上输入有两个或以上1，CO=1。 A、 B为加数、被加数为加数、被加数Ci为低位向本位的进位位为低位向本位的进位位F为本位的和为本位的和CO是本位向高位的进位位是本位向高位的进位位故该电路

4、又称为故该电路又称为1位位全加器全加器。1位全加器的逻辑符号位全加器的逻辑符号 A+ B+ CICO F A i B i C i - 1 C i F i C I C O 用异或门构成全加器用异或门构成全加器CIBAF ABCIBACO)( A i B i =1 & AB C i - 1 =1 & F i C i 半半 加加 器器 半半 加加 器器 两个半加器构成一个全加器两个半加器构成一个全加器CIBAFABCIBACO)(用与或非门构成全加器用与或非门构成全加器CIBAF ABCIBACO)(CIBACIBABA)AB)()(ABCIBA)(ABCIBA)(ABCIABBA)

5、(ABCIBA 3、多位加法器、多位加法器 由多个一位全加器可以构成多位加由多个一位全加器可以构成多位加法器。构成的方法有两种：法器。构成的方法有两种：A、逐位进位加法器（、逐位进位加法器（串行进位）串行进位）B、超前进位加法器、超前进位加法器 A A、逐位进位加法器（串行进位）、逐位进位加法器（串行进位）F2F3CICOCICOCICOCICOA1A2A0A3B1B0B2B3F0F1CO1000)(CBAF001000)(BACBAC0111)(CBAF110111)(BACBAC1222)(CBAF2333)(CBAF221222)(BACBAC332333)(BACBAC 低位的进位信号

6、送给邻近高位作为输入信号。低位的进位信号送给邻近高位作为输入信号。 任一位的加法运算必须在低一位的运算完成之后才能进行。任一位的加法运算必须在低一位的运算完成之后才能进行。 串行进位加法器运算速度不高。串行进位加法器运算速度不高。 /结构体描述结构体描述module add_4(input 3:0a,input 3:0b,Input ci,output 3:0s,output co); wire3:0 c_tmp; assign co = c_tmp3; add_full i0(.a(a0),.b(b0),.ci(ci),.s(s0),.co(c_tmp0); add_full i1(a1,b

7、1,c_tmp0,s1,c_tmp1); add_full i2(a2,b2,c_tmp1,s2,c_tmp2); add_full i3(a3,b3,c_tmp2,s3,c_tmp3); endmodule / add_full.vmodule add_full(input a, b, ci,output s, co); assign s = abci, co =(a&b)|(ab)&ci); endmodule /数据流数据流(RTL描述描述)module add_4(input wire 3:0a,input wire 3:0b,Input wire ci,output

8、wire 3:0s,output wire co); wire 3:0c;assign s0 = a0b0ci, c0 =(a0&b0)|(a0b0)&ci); assign s1 = a1b1c1, c1 =(a1&b1)|(a1b1)&c0); assign s2 = a2b2c2, c2 =(a2&b2)|(a2b2)&c1); assign s3 = a3b3c3, c3 =(a3&b3)|(a3b3)&c2); assign co = c3;endmodule /行为描述行为描述module add_4(input wi

9、re 3:0a,input wire 3:0b,Input wire ci,output reg 3:0s,output reg co); reg 4:0c;always（*） begin c = 1b0, a +1b0, b; s = c3:0; co = c4; endendmodule 1iiiiCBAF综上我综上我们得到全加器的表达式为们得到全加器的表达式为 1)(iiiiiiCBABAC B B、超前进位加法器、超前进位加法器1()()iiiiiABABC1iiiiiABCAB74LS283 逻辑图与逻辑图与 引脚图引脚图1()()iiiiiiFABABC1iiiiiiCABCAB

10、超前进位加法器超前进位加法器所有进位都是同时产生的，所有进位都是同时产生的，故电路延时时间与位数多少故电路延时时间与位数多少无关。无关。每一位的进位值只与被加数、加数及最低位进位有关。每一位的进位值只与被加数、加数及最低位进位有关。而被加数、加数及最低位进位在计算开始前就确定了，而被加数、加数及最低位进位在计算开始前就确定了，因此可以同步地计算各位的最终取值，大大缩短计算时因此可以同步地计算各位的最终取值，大大缩短计算时间。间。超前进位加法器的特点超前进位加法器的特点电路复杂，速度很快！电路复杂，速度很快！在位数较多时其运算速度比行波加法器的要在位数较多时其运算速度比行波加法器的要快得多。快得

11、多。 4 4位全加器的逻辑符号为位全加器的逻辑符号为0303PQ03CICO全加器实现的是二进制数的加法，因此若某一逻辑函数全加器实现的是二进制数的加法，因此若某一逻辑函数的输出恰巧等于输入代码所表示的数加上另一常数或另的输出恰巧等于输入代码所表示的数加上另一常数或另一组输入代码时，适合用全加器实现。全加器一般可以一组输入代码时，适合用全加器实现。全加器一般可以构成代码转换电路、加减运算电路等。构成代码转换电路、加减运算电路等。 该结果与前页讨论的一致。该结果与前页讨论的一致。按照补码运算规则，用加法运算实现减法运算：按照补码运算规则，用加法运算实现减法运算： x y = x + y补 xn-

12、1 xn-2 x0 yn-1 yn-2 y0 = xn-1 xn-2 x0 + 2n yn-1 yn-2 y0 = xn-1 xn-2 x0 + yn-1 yn-2 y0 + 1 综上所述，如果要把一个综上所述，如果要把一个 n 位加法器用于位加法器用于 n 位减法器位减法器的功能，则只需将减数变补，并把进位输入和进位输出分的功能，则只需将减数变补，并把进位输入和进位输出分别当作一对低有效的借位输入和借位输出即可。别当作一对低有效的借位输入和借位输出即可。 例例1：用用4位全加器实现两个位全加器实现两个4位二进制数之差位二进制数之差解：解：A B=A +（B的补码）的补码） 补码补码=反码反码

13、+1 ，则电路如图则电路如图01230123bbbbaaaa101230123bbbbaaaa421 半加器、全加器半加器、全加器5. 全加器的应用全加器的应用 例例2：用用4位全加器实现位全加器实现8421BCD码码转换成余转换成余3BCD码的码制转换电路。码的码制转换电路。解：解：设设DCBA为输入为输入8421BCD码，码，F3F2F1F0为输出余为输出余3BCD码码余余3BCD码码=8421BCD码码 + 0011，F3F2F1F0=DCBA+0011则电路如图则电路如图421 半加器、全加器半加器、全加器十进制数十进制数DCBAF3F2F1F001 234567890 0 0 00

14、0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 0 实现余实现余3码到码到8421BCD码的转换。码的转换。设：输入为余设：输入为余3码码DCBA ，输出为，输出为8421码码F3F2F1F0 则： F3F2F1F0 = DCBA 0011 = DCBA + 1101电路图为： 设计设计8421码和余码和余3码的通用转换器。码的通用转换器。设：输入为设：输入为DCBA ，输出为，输出为

15、F3F2F1F0设置转换开关选择设置转换开关选择 K则：则：K = 0 8421 余3码1 余3码 8421K = 0 +0011 修正1 +1101（-3） 修正1OK例例3 3 用两片用两片74LS28374LS283构成一个构成一个8 8位二进制数加法器位二进制数加法器 A4 B4 A5 B5 A6 B6 A7 B7 74283（2） 74283（1） C1 CO C1 CO S3 S2 S1 S0 S7 S6 S5 S4 0 C7 S3 S2 S1 S0 S3 S2 S1 S0 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0

16、A1 B1 A2 B2 A3 B3 在片内是超前进位，而片与片之间是串行进位。在片内是超前进位，而片与片之间是串行进位。 例例 4 试用全加器完成二进制的乘法功能。 解解 以两个二进制数相乘为例。乘法算式如下： ABABA0B0B1A1P0P1P2P3C2C1Ci1Ci1& 例例 5 试用四位全加器构成一位 8421 码的加法电路。 解解 两个 8421 码相加，其和仍应为8421 码，如不是 8421 码则结果错误。如 产生错误的原因是产生错误的原因是 8421BCD码为十进制，逢十进码为十进制，逢十进一，一， 而四位二进制是逢十六进一，二者进位关系不同，而四位二进制是逢十六进一，二

17、者进位关系不同， 当和数大于当和数大于 9 时，时，8421BCD应产生进位，而十六进制应产生进位，而十六进制还不可能产生进位。为此，应对结果进行修正。当运还不可能产生进位。为此，应对结果进行修正。当运算结果小于等于算结果小于等于 9 时，不需修正或加时，不需修正或加“0”，但当结果，但当结果大于大于 9 时，应修正让其产生一个进位，加时，应修正让其产生一个进位，加0110即可。即可。十进未校正BCD码和校正的BCD码和十进未校正BCD码和校正的BCD码和制数C4 F3 F2 F1 F0 C4 S3 S2 S1 S0制数C4 F3 F2 F1 F0C4 S3 S2 S1 S001234567890 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1101112131415161718191 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 11 0 0 0 01 0 0 0 11 0 0 1 01 0 0 1 11 0 0 0 01 0 0 0 11 0 0 1 01 0 0 1 11 0 1 0 01 0 1 0 11 0 1