集成电路设计基础.pptx

1、课程背景5000 4000 3000 2000 1000 0 1000 2000 3000 4000 3500年铜器时代 1800年铁器时代 3200年硅器时代XX 年？3000BC 1200BC 19681 硅器时代，集成电路设计和制造水平的高低已成为衡量一个国家技术水平的一个重要标准。 我国重视集成电路产业的发展。2集成电路应用3456789学习目的了解集成电路的基本知识和发展规律1集成电路制造工艺2集成电路封装测试3集成电路材料、结构及理论4CMOS电路特性及设计510教学内容 集成电路基本概念 材料、工艺、器件集成电路器件模拟技术及版图设计技术 封装测试 集成电路设计的基本知识 CMO

2、S电路设计技术 CMOS模拟电路设计 CMOS数字电路设计11主要参考书目及常用网址 主要参考书目 常用网址 Digital Integrated Circuits: A Design Perspective Jam M. Rabaey CMOS Analog Circuit Design Phillip E. Allen, Douglas R.Holberg CMOS Digital Integrated Circuits Sung-Mo Kang, Yusuf Leblebici 12第1章 集成电路设计概述131.1 集成电路(IC)的发展一、第一个晶体管John BardeenWill

3、iam Bradford ShockleyWalter Houser Brattain第一个晶体管1947年12月23日 贝尔实验室14二、第一块集成电路1958年第一块集成电路：12个器件，Ge晶片Kilby, TI公司2000年诺贝尔物理奖15三、摩尔定律IC上可容纳的晶体管数目，约每 18 个月便会增加一倍，性能也提升一倍1610 G1 G100 M10 M1 M100 K10 K1 K0.1 K 1970 1980 1990 2000存储器的容量 每三年，翻两番17 集成电路的特征尺寸向深亚微米发展。 集成度和速度不断提高。四、当前国际集成电路技术发展趋势18 晶圆的尺寸增加，正向12

4、英寸晶圆迈进。 工艺投资费用越来越高。一条8英寸生产线投资约20亿美元，而一条12英寸生产线投资将超过100亿美元。 掩模费用越来越贵。一套130nm掩膜大约需75万美元，一套90nm的掩模费用将需要160万美元，一套65nm的掩膜将高达300万美元。 电路设计、工艺制造、封装的分立运行为发展无生产线和无芯片集成电路设计提供了条件。1920集成电路产业集成电路制造制造材料集成电路设计封装测试211.2 集成电路设计流程和设计环境无生产线（Fabless）集成电路设计：是相对与有生产线集成电路设计而言的，芯片设计单位不拥有生产线而只拥有技术和人才，设计芯片，然后交付代工厂商生产。22工艺设计文件

5、（PDK）：工艺模拟用的器件Spice参数，版图设计用的层次定义，设计规则，晶体管，电阻，电容等元件，及通孔、焊盘等基本结构。GDSII版图文件：利用工艺设计文件和EDA工具设计出来的版图文件。流片：经过多道工艺，将版图数据定义的图形固化到芯片上的过程。231.3 集成电路制造途径上海中芯国际（SMIC)：12英寸晶圆0.09umCMOS生产线2条。无锡上华（CSMC）：0.5umCMOS生产线。4umBiMOS生产线。华虹NEC：0.25um CMOS。台积电（TSMC）：0.18um CMOS意法半导体（ST）：2006.10.10意法半导体12英寸线投产。特许半导体（Chartered）

6、代工工艺24集成电路设计开发阶段，为了测试集成电路设计是否成功，必须进行工程流片。随着制造工艺的提高，流片费用不断上涨，一次0.6微米CMOS工艺工程流片费（包括制版费）需要20-30万元，而一次0.35微米工艺工程流片费（包括制版费）则需要60-80万元，如果设计中存在问题，则工程流片制造出的所有芯片全部报废。为了降低研发费用，出现了多项目晶圆。芯片工程与多项目晶圆计划25多项目晶圆(Multi Project Wafer，简称MPW)就是将多种具有相同工艺的集成电路设计放在同一圆片上流片，流片后，每个设计项目可以得到数十片芯片样品，这一数量对于设计开发阶段的实验、测试已经足够。而实验费用就

7、由所有参加MPW的项目按照芯片面积分摊，极大的降低了研发成本。 2627中科院EDA中心、集成电路设计产业化基地等；台积电、中芯国际、特许半导体等281.4 集成电路设计需要的知识范围 系统知识。 电路知识。 工具知识。 工艺知识。29第2章 集成电路材料、结构与理论302.1 了解集成电路材料 2.2 半导体基础知识 2.3 PN结与结型二极管2.4 双极型晶体管基本结构与工作原理 2.5 MOS晶体管基本结构与工作原理第2章 集成电路材料、结构与理论312.1 了解集成电路材料 常用材料 半导体特性 半导体掺入杂质可以改变其电导率。 温度的改变会改变半导体的电导率。 光照强度改变可以改变半

8、导体的电导率（光电效应）。 多种半导体结构中，当注入电流时，会发光。32硅，砷化镓和磷化铟是最基本的三种半导体材料332.1.1 衬底材料 硅是成熟的半导体材料，也是微电子工业的基础，目前90%的IC产品都是基于Si工艺的。现已应用于双极型晶体管（BJT）、结型场效应管（J-FET)、PMOS、NMOS、CMOS、BiCMOS等电路中。 来源丰富，价格低廉。6英寸砷化镓晶圆的价格是400美元，6英寸硅晶圆的价格只有25美元。1、硅342、 砷化镓 对毫米波和超高速的电路而言，GaAs技术将占主导地位。GaAs的载流子迁移速率大约是硅的4倍，GaAs晶体管最高的工作频率可达150GHZ。 GaA

9、s中导带的极小值和价带最大值都出现在布里渊区波矢0处，即电子和空穴可直接复合，因此它可用来制作发光器件。 GaAs的价带和导带之间的禁带较大，因此，GaAs器件和IC能工作在更高的温度，具有更好的抗辐射性能。GaAs的集成电路主要基于3种有源器件：MESFET、HEMT和HBT。353、 磷化铟InP的集成电路主要基于3种有源器件：MESFET、HEMT和HBT。磷化铟突出的性能在于该物质系统发出的激光波长位于0.921.65um之间，这个波长范围正好覆盖了玻璃光纤的最小色散（1.3um）和最小衰减（1.55um）的两个窗口，因此，磷化铟器件和光电集成电路OEIC广泛应用于光线通信系统中。36

10、2.1.2 绝缘材料 绝缘层的作用： IC中各层间的绝缘 MOS管栅极绝缘层 作为离子注入的掩膜 作为生成器件表面的钝化层 IC中常用的绝缘材料有SiO2、SiON和Si3N4。 IC中常用低介电常数绝缘材料作层间绝缘。（寄生效应） 在需要构成电容的地方采用高介电常数的材料作绝缘。372.1.3 金属材料38 VLSI至少采用两层金属布线。第一层金属主要用于器件各个极的接触点及器件间的部分连线，这层金属通常较薄，较窄，间距较小。第二层主要用于器件间及器件与焊盘间的互联，并形成传输线。寄生电容大部分由两层金属及其间的隔离层形成。多数VLSI工艺中使用3层以上的金属。最上面一层通常用于供电及形成牢

11、固的接地。其它较高的几层用于提高密度及方便自动化布线。两层与多层金属布线390.35um CMOS工艺的多层互联线40 金属材料的作用： 器件本身的接触线 器件间的互连线 焊盘 常用材料包括：金属，合金，多晶硅，金属硅化物41 铝，铬，钛，钼，铊，钨等纯金属和合金薄层在VLSI制造中起着重要作用。这是由于这些金属及合金有着独特的属性。如对Si及绝缘材料有良好的附着力，高导电率，可塑性，容易制造，并容易与外部连线相连。 纯金属薄层用于制作与工作区的连线，器件间的互联线，栅及电容、电感、传输线的电极等。金属材料：42 在Si基VLSI技术中，由于Al几乎可满足金属连接的所有要求，被广泛用于制作欧姆

12、接触及导线。 随着器件尺寸的日益减小，金属化区域的宽度也越来越小，故连线电阻越来越高，其RC常数是限制电路速度的重要因素。 要减小连线电阻，采用低电阻率的金属或合金是一个值得优先考虑的方法。铝（Al）43 在纯金属不能满足一些重要的电学参数、达不到可靠度的情况下，IC金属化工艺中采用合金。 硅铝、铝铜、铝硅铜等合金已用于减小峰值、增大电子迁移率、增强扩散屏蔽，改进附着特性等。或用于形成特定的肖特基势垒。例如,在Al中加少量的Si即可使Al导线上的缺陷减至最少，而在Al中加入少量Cu，则可使电子迁移率提高101000倍； 通过金属之间或与Si的互相掺杂可以增强热稳定性。铝合金44 因为铜的电阻率

13、为1.7 cm,比铝3.1 cm的电阻率低, 所以在相同条件下减少40%的功耗，能轻易实现更快的主频，并且减小管芯的体积，今后,以铜代铝将成为半导体技术发展的趋势. IBM公司最早推出铜布线的CMOS工艺, 实现了400MHz Power PC芯片. 0.18m的CMOS工艺中几乎都引入了铜连线工艺.铜(Cu)45多数情况下，IC特别是VLSI版图设计者的基本任务是完成金属布线。因为基本器件其它各层的版图通常已经事先做好，存放在元件库中。门阵列电路中，单元电路内的布线也已经完成。对于电路设计者而言，布线的技巧包含合理使用金属层，减少寄生电容或在可能的情况下合理利用寄生电容等。IC设计与金属布线

14、462.1.4 多晶硅 多晶硅与单晶硅都是硅原子的集合体。 多晶硅特性随结晶度与杂质原子而改变。多晶硅被广泛用于电子工业。在MOS及双极器件中，多晶硅用制作栅极、形成源极与漏极（或双极器件的基区与发射区）的欧姆接触、基本连线、薄PN结的扩散源、高值电阻等（例）。 非掺杂的多晶硅薄层实质上是半绝缘的，电阻率为300 。 通过不同杂质的组合，多晶硅的电阻率可被控制在5000.005。47 多晶硅层可用溅射法，蒸发或CVD法(一种外延生长技术）沉淀。 多晶硅可用扩散法、注入法掺杂，也可在沉淀多晶硅的同时通入杂质气体（In-Situ法）来掺杂。 扩散法形成的杂质浓度很高（=1021cm-3），故电阻率

15、很小。 注入法的杂质浓度为 1020cm-3，电阻率约是它的10倍。 而In-Situ法的浓度为1020-1021cm-3。三种掺杂工艺中，后两种由于可在较低的工艺温度下进行而在VLSI工艺中被优先采用。多晶硅的制造482.1.5 材料系统 材料系统与掺杂过的材料之间的区别 : 材料系统指的是在由一些基本材料，如Si, GaAs或InP制成的衬底上或衬底内，用其它物质再生成一层或几层材料。 在掺杂材料中, 掺杂原子很少 在材料系统中,外来原子的比率较高 材料系统按照导电性能又可分为半导体材料系统和半导体/绝缘体材料系统49 半导体材料系统 不同质（异质）的几种半导体（GaAs与AlGaAs，I

16、nP与InGaAs，Si与SiGe等）通过生长和粘接的方式形成的层结构。 用半导体材料系统制作的器件，其性能会有所提高。常用于制作异质结双极性晶体管HBT、高电子迁移率晶体管HEMT和高性能的LED及LD。 半导体/绝缘体材料系统 半导体与绝缘体相结合的材料系统，如绝缘体上硅（SOI：Silicon On Insulator ）。可采用注入氧隔离（SIMOX）和晶片粘接技术完成。 在SOI衬底上形成晶体管，可以大大减低寄生电容，提高器件速度，降低器件功耗502.2 半导体基础知识2.2.1 半导体的晶体结构 固体材料分为两类：晶体（有一定的几何外形）和非晶体（没有一定的形状）。从外观看晶体有一

17、定的几何外形，非晶体。 硅、锗等都是晶体，结构为金刚石结构。512.2.2 本征半导体与杂质半导体1、本征半导体 本征半导体是一种完全纯净的、结构完整的半导体晶体。 当半导体的温度升高（例如室温300K）或受到光照等外界因素的影响时，本征激发所产生的自由电子和空穴数目是相同的。 在外加电场作用下，电子和空穴的运动方向相反，但由于电子和空穴所带电荷相反，因而形成的电流是相加的，即顺着电场方向形成电子和空穴两种漂移电流。+4+4+4+4+4+4+4+4+4+4+4+452 P型半导体 掺入少量的3价元素，如硼、铝或铟，有3个价电子，形成共价键时，缺少1个电子，产生1个空位。2、杂质半导体在本征半导

18、体中掺入微量的杂质改变半导体的导电性，根据掺入杂质性质的不同，杂质半导体可以分为N型半导体和P型半导体。 空穴为多数载流子，电子为少数载流子。 3价杂质的原子很容易接受价电子，称为“受主杂质”。53 N型半导体 掺入少量的5价元素，如磷、砷或锑，有5个价电子，形成共价键时，多余1个电子。 电子为多数载流子，空穴为少数载流子。 在半导体内产生多余的电子，称为“施主杂质”。542.3 PN结与结型二极管2.3.1 PN结的扩散与漂移由于两种半导体内带电粒子的正、负电荷相等，所以半导体内呈电中性。55在耗尽区中正负离子形成了一个电场，其方向是从带正电的N区指向带负电的P区的。这个电场一方面阻止扩散运

19、动的继续进行，另一方面，将产生漂移运动，即进入空间电荷区的空穴在内建电场作用下向P区漂移，自由电子向N区漂移。漂移运动和扩散运动方向相反。动态平衡时，扩散电流和漂移电流大小相等、方向相反，流过PN结的总电流为零。PN结具有单向导电性。 562.3.2 PN结型二极管PN结二极管原理性结构, 符号与I-V特性曲线结型半导体二极管方程：572.3.3 肖特基结二极管金属与掺杂半导体接触形成的肖特基二极管的工作原理基于GaAs和InP的MESFET和HEMT器件中，其金属栅极与沟道材料之间形成的结就属于肖特基结。因此，它们的等效电路中通常至少包含栅-源和栅-漏两个肖特基结二极管。582.3.4 欧姆

20、型接触在半导体器件与集成电路制造过程中，半导体元器件引出电极与半导体材料的接触也是一种金属-半导体结。结具有双向低欧姆电阻值的导电特性，即：不应存在阻挡载流子运动的“结”。通过对半导体材料重掺杂，使集中于半导体一侧的结（金属中有更大量的自由电子）变得很薄，以至于载流子可以容易地利用量子隧穿效应相对自由地传输。592.4 双极型晶体管基本结构与工作原理由于晶体管有两个PN结，所以它有四种不同的运用状态：（1）发射结正偏，集电结反偏时，为放大工作状态；（2）发射结正偏，集电结也正偏时，为饱和工作状态；（3）发射结反偏，集电结也反偏时，为截止工作状态；（4）发射结反偏，集电结正偏时，为反向工作状态。

21、60 发射结的注入 基区中的输运与复合 和集电区的收集 电子电流双极型晶体管的放大作用就用正向电流放大倍数F来描述,F定义为：F =IC/IB 电流放大作用612.5 MOS晶体管的基本结构与工作原理2.5.1 MOS晶体管的基本结构 MOS是Metal Oxide Semiconductor的缩写，MOS场效应管简称为MOS管，可分为NMOS管和PMOS管。其核心是由导体、绝缘体和掺杂半导体三种材料组成的。62MOS管的物理结构与电路符号632.5.2 MOS管的工作原理如果没有任何外加偏置电压，这时，从漏到源是两个背对背的二极管。它们之间所能流过的电流就是二极管的反向漏电流。在栅电极下没有

22、导电沟道形成。如果把源漏和衬底接地，在栅上加一足够高的正电压，从静电学的观点看，这一正的栅电压将要排斥栅下的P型衬底中的可动的空穴电荷而吸引电子。电子在表面聚集到一定浓度时，栅下的P型层将变成N型层，即呈现反型。N反型层与源漏两端的N型扩散层连通，就形成以电子为载流子的导电沟道。64 引起沟道区产生强表面反型的最小栅电压，称为阈值电压VT。 往往用离子注入技术改变沟道区的掺杂浓度，从而改变阈值电压。阈值电压 VT 对NMOS晶体管而言，注入P型杂质，将使阈值电压增加。反之，注入N型杂质将使阈值电压降低。 如果注入剂量足够大，可使器件沟道区反型变成N型的。这时，要在栅上加负电压，才能减少沟道中电

23、子浓度，或消除沟道，使器件截止。在这种情况下，阈值电压变成负的电压，称其为夹断电压。改变阈值电压在CMOS电路里，全部采用增强型的NMOS和PMOS。6566NMOS晶体管的开关模型GateSource(of carriers)Drain(of carriers)| VGS | VGS | | VT |Open (off) (Gate = 0)Closed (on) (Gate = 1)Ron6667PMOS 晶体管的开关模型GateSource(of carriers)Drain(of carriers)| VGS | VGS | | VDD | VT | | VGS | VT, Vds=0

24、VSDp substrateBG VGS + - n+n+depletion regionn channel68(b) VgsVT, VdsVT, VdsVgs-VTSDGIDVGS - VT-+n+n+Pinch-offVDSID = kn/2 W/L (VGS VT) 2 感应 形 成的沟道上电压差（从夹断 点 到 源 ）保 持 固 定在VGS VT上。70描述NMOS器件性能的理想表达式为：71跨导系数：N：沟道中电子的有效表面迁移率；：栅绝缘层的介电常数；tox：栅绝缘层的厚度；W：沟道宽度；L：沟道长度72宽长比：对于典型N型管的典型值为：N=1350cm2/VS；=4 0=48.8

25、510-14F/cm；tox=500A； KN=9.56W/L 73图2.11N型MOS管与P型MOS管的电压-电流特性对于固定的VDS 和 VGS ( VT), IDS与下列因素有关：源漏两极的距离 L导电沟道的宽度 W阈值电压 VTSiO2的厚度 toxSiO2的介电常数 ox载流子的迁移率N型: n = 500 cm2/V-secP型: p = 180 cm2/V-sec74输出电阻和跨导: gm（线性） = KNVdsgm（饱和） = KN（VgsVT） 饱和区象电流源，输出电阻很大。75762.5.4 MOS管的动态特性ID (A)VDS (V)X 10-4VGS = 1.0VVGS

26、 = 1.5VVGS = 2.0VVGS = 2.5V 线性饱和VDS = VGS - VT 平 方 关 系 NMOS晶体管, 0.25um, Ld = 10um, W/L = 1.5, VDD = 2.5V, VT = 0.4Vcut-off长沟道电流与电压关系图 (NMOS)7677电压-电流关系: 速度饱和对于短沟道器件线性状态: 当 VDS VGS VT ID = (VDS) kn W/L (VGS VT)VDS VDS2/2 其中，(V) = 1/(1 + (V/cL) 是衡量速度饱和度的程度饱和状态: 当VDS = VDSAT VGS VTIDSat = (VDSAT) kn W/

27、L (VGS VT)VDSAT VDSAT2/2在长沟道器件（L较大）或VDS较小的情况下, K 接近 1.对于短沟道器件，K小于1，这意味着所产生的电流小于通常所预期的值!7778速度饱和影响长沟道器件短沟道器件VDSATVGS-VT (V) 小于1，因此VDSAT VGS VT ，器件在VDS达到VGS VT 之前就已经进入饱和状态。对于短沟道器件及足够大的VGT = VGS VT： 饱和电流IDSAT 显示了栅源电压VGS间的线性关系，这不同于在长沟道器件中的平方关系。因此，在一定的控制电压下它减少了晶体管能够提供的电流值。VGS = VDDVDSAT= (VGT) * VGT7879M

28、OS ID-VGS特性VGS (V)ID (A)长沟道：平方关系短沟道：线性关系 长沟与短沟器件之间电流与VGS 关系分别是平方关系与线性关系 速度饱和使短沟道器件在较小的源漏电压时VDS 就能达到饱和，导致电流驱动较小(VDS = 2.5V, W/L = 1.5)X 10-479802、 (深亚微米) MOS晶体管的二阶效应亚阈值状态当电压低于阈值电压VT时MOS晶体管已经部分导通。阈值变化对于长沟道器件，阈值电压与长度有关 (较低的 VDS)。在短沟道器件中，源端和反向偏置的漏端结的耗尽区随着沟长的缩短变得更为重要(较小的L)。寄生电阻源极漏极接触引起的电阻闩锁效应SGDRSRD8081（

29、1）亚阈值状态ID (A)VGS (V)10-1210-2亚阈值指数关系区平方关系区线性关系区VT 晶体管的导通到截止的过渡不是突变的，而是缓变的 电流下降 (斜率) 受温度升高的影响S = n (kT/q) ln (10)(室温下当n=1时，S的值为60 to 100 mV/decade) 动态电路和功耗受亚阈值影响较大ID IS e (qVGS/nkT) 当 n 1时8182（2）阈值变化VTL长沟道器件阈值低 VDS 时的阈值阈值与沟长的关系（VDS较低时)漏端感应势垒降低（沟道长度L较短时）VDSVT8283（3）闩锁效应当两个双极型管中的一个正向偏置时，它提供了另一个双极型管的基极电

30、流，这一正反馈使电流增加直至该电路失效或烧坏。83小结 集成电路由导体、绝缘体和半导体三大类材料构成。导体主要包括铝、金、钨、铜等金属、镍铬等合金和重掺杂的多晶硅。绝缘体主要包括SiO2、SiON、Si3N4等硅的氧化物和氮化物。半导体主要包括硅、砷化镓、磷化铟等。这三类材料中，半导体材料最为关键。通过掺杂，可以得到P型与N型两种导电类型的半导体。84小结 两种类型的半导体结合形成PN结，金属与半导体结合形成肖特基结，金属与重掺杂半导体结合形成欧姆结。 其中，一个PN结或一个肖特基结加上一到两个欧姆结构成单向导电的二极管，两个背靠背的PN结加上三个欧姆结构成具有放大或开关作用的双极型三极管，一

31、个肖特基结加上两个欧姆结构成一个MESFET或HEMT，一个金属-氧化物-半导体结构加上两个欧姆结构成一个MOS管。85小结 同样利用导体、绝缘体、P型与N型两种导电类型的半导体的不同组合和结构可以构成连接线、电阻、电容、电感等无源元件。86作业1、描述二极管的工作机理2、讨论PMOS晶体管的工作原理87PMOS管工作原理(a) |Vgs| |VT |, |Vgs Vds| |VT |SDGp+p+VGSVDSIDxV(x)-+当VDS的值较小时，Vds和IDS之间成线性关系。89(c) |Vgs|VT |, |Vgs Vds| |VT|SDGIDVGS - VT-+n+n+Pinch-off

32、VDS90ID (A)VDS (V)X 10-4VGS = -1.0VVGS = -1.5VVGS = -2.0VVGS = -2.5V91第3章 集成电路基本工艺92IC制造工艺包括： 硅晶体生长 外延生长 掩膜制作 光刻原理与流程 氧化 淀积与刻蚀 掺杂原理与工艺9394硅圆片基础材料为单晶轻掺杂圆片。圆片的典型直径在50-300mm之间，厚度最多为1mm。943.1 外延生长（Epitaxy)外延生长的目的： 外延的目的是用同质材料 形成具有不同的掺杂种类及浓度，因而具有不同性能的晶体层。 不同的外延工艺可制出不同的材料系统。95外延生长工艺 ：1、液态生长(LPE: Liquid Ph

33、ase Epitaxy) 在晶体衬底上用金属性的溶液形成一个薄层：在加热过的饱和溶液里放上晶体,再把溶液降温,外延层便可形成在晶体表面。原因在于溶解度随温度变化而变化。 LPE是最简单最廉价的外延生长方法，但其外延层的质量不高。常用于III/IV族化合物器件制造。962、气相外延生长（VPE: Vapor Phase Epitaxy） VPE是指所有在气体环境下在晶体表面进行外延生长的技术的总称。 卤素(如氟、氯、碘)传递生长法在制作各种材料的沉淀薄层中得到大量应用。（把至少一种外延层生成元素以卤化物形式在衬底表面发生卤素析出反应从而形成外延层的过程都可归入卤素传递法）。 用这种方法外延生长的

34、基片，可制作出很多种器件，如GaAs，GaAsP，LED管，GaAs微波二极管，大部分的Si双极型管，LSI及一些MOS逻辑电路等。97Si基片的卤素生长外延：在水平的外延生长炉中，Si基片放在石英管中的石墨板上，SiCL4、H2及气态杂质原子通过反应管。在外延过程中，石墨板被石英管周围的射频线圈加热到1500-2000度，在高温作用下，发生SiCL4+2H2Si+4HCL 的反应，释放出的Si原子在基片表面形成单晶硅，典型的生长速度为0.51 m/min.983.金属有机物气相外延生长（MOVPE: Metalorganic Vapor Phase Epitaxy） III-V材料的MOVP

35、E中，所需要生长的III/V族元素的源材料以气体混和物的形式进入反应炉中已加热的生长区里，在那里进行热分解与沉淀反应。 MOVPE与其它VPE不同之处在于它是一种冷壁工艺，只要将衬底控制到一定温度就行了。994.分子束外延生长 (MBE: Molecular Beam Epitaxy) MBE在超真空中进行，基本工艺流程包含产生轰击衬底上生长区的III/V族元素的分子束等。MBE几乎可以在GaAs基片上生长无限多的外延层。这种技术可以控制GaAs，AlGaAs或InGaAs上的生长过程，还可以控制掺杂的深度和精度达到纳米极。经过MBE法，衬底在垂直方向上的结构变化具有特殊的物理属性。 MBE的

36、不足之处在于产量低。1001013.2 掩膜版的制造半导体器件及IC都是一系列互相联系的基本单元的组合,如导体,半导体及在基片上不同层上形成的不同尺寸的隔离材料等。要制作出这些结构需要一套掩膜。什么是掩膜？掩膜是用石英玻璃做成的均匀平坦的薄片，表面上涂一层600800nm厚的Cr层，使其表面光洁度更高。称之为铬板，Cr mask。102光学掩模在制造工艺本身与用户希望看到的转化到硅结构上的设计之间建立起了主要的联系。掩模定义了转移到半导体材料不同工艺层上的图形，由此形成电子器件的元件和互连线。设计规则：电路设计者和工艺工程师之间的协议。103整版及单片版掩膜： 整版按统一的放大率印制，因此称为

37、1X掩膜。这种掩膜在一次曝光中，对应着一个芯片阵列的所有电路的图形都被映射到基片的光刻胶上。 单片版通常把实际电路放大5或10倍，故称作5X或10X掩膜。这样的掩膜上的图案仅对应着基片上芯片阵列中的一个单元。上面的图案可通过步进曝光机映射到整个基片上。1041、早期掩膜制作方法：把版图(layout)分层画在纸上，画得很大，用照相机拍照后缩小1020倍，这叫初缩。将初缩版装入步进重复照相机,一步一幅印到铬(Cr)板上, 形成一个阵列。掩膜制作方法：接触式曝光方法：掩膜和晶圆是一样大小的，晶圆是圆的, 掩膜是方的。掩膜图案失真较大；初缩时, 照相机有失真；步进重复照相, 同样有失真；从mask到

38、晶圆上成像, 还有失真。2、图案发生器方法 (PG: Pattern Generator)：规定layout的基本图形为矩形. 任何版图都将分解成一系列各种大小、不同位置和方向的矩形条的组合. 每个矩形条用5个参数进行描述:(X, Y, A, W, H)。1052、图案发生器方法 (PG: Pattern Generator)：规定layout的基本图形为矩形. 任何版图都将分解成一系列各种大小、不同位置和方向的矩形条的组合. 每个矩形条用5个参数进行描述:(X, Y, A, W, H)。1063. X射线制版：由于X射线具有较短的波长。它可用来制作更高分辨率的掩膜版。X-ray掩膜版的衬底材

39、料要求对X射线透明，它们常为Si或Si的碳化物，而Au的沉淀薄层可使得掩膜版对X射线不透明。X射线可提高分辨率，但问题是要想控制好掩膜版上每一小块区域的扭曲度是很困难的。4. 电子束扫描法(E-Beam Scanning)：采用电子束对抗蚀剂进行曝光，由于高速的电子具有较小的波长，分辨率极高，但是设备昂贵，制版费用较高。先进的电子束扫描装置精度50nm，这意味着电子束的步进距离为50nm，轰击点的大小也为50nm。 涂抗蚀剂，抗蚀剂采用PMMA。 电子束曝光，曝光可用精密扫描仪，电子束制版的一个重要参数是电子束的亮度，或电子的剂量。 显影:：用二甲苯。二甲苯是一种较柔和的有弱极性的显影剂，显像

40、速率大约是MIBK/IPA的1/8，用IPA清洗可停止显像过程。1073.3 光刻原理与流程光刻的作用是把掩膜上的图型转换成晶圆上的器件结构。maskSiO2PRUV light氧化光照掩模工艺步骤涂光刻胶去光刻胶（沙洗）旋转、清洗、干燥酸刻蚀光刻胶显影 光刻机曝光108一、晶圆涂光刻胶 清洗晶圆，在200C温度下烘干1小时。目的是防止水汽引起光刻胶薄膜出现缺陷。 待晶圆冷却下来，立即涂光刻胶。 光刻胶有两种： 正性(positive)：正性胶显影后去除经曝光的区域的光刻胶，正性胶适合作窗口结构, 如接触孔, 焊盘等； 负性(negative)，负性胶显影后去除未经曝光的区域的光刻胶。负性胶适

41、用于做长条形状如多晶硅和金属布线等。 光刻胶对黄光不灵敏，可在黄光下操作。 晶圆再烘，将溶剂蒸发掉，准备曝光3.3.1 光刻步骤109110二、曝光: 光源可以是可见光,紫外线, X射线和电子束。 光量, 时间取决于光刻胶的型号，厚度和成像深度。三、显影: 晶圆用真空吸盘吸牢，高速旋转，将显影液喷射到晶圆上。显影后，用清洁液喷洗。四、烘干: 将显影液和清洁液全部蒸发掉。1111123.3.2 曝光方式1. 接触式曝光方式中，把掩膜以0.05 0.3ATM 的压力压在涂光刻胶的晶圆上，曝光光源的波长在0.4m左右。113曝光系统(下图): 点光源产生的光经凹面镜反射得发散光束，再经透镜变成平行光

42、束，经45折射后投射到工作台上。图 3.8114接触式曝光方式的图象偏差问题 原因:光束不平行，接触不密有间隙115掩膜和晶圆之间实现理想接触的制约因素 掩膜本身不平坦 晶圆表面有轻微凸凹 掩膜和晶圆之间有灰尘接触式曝光方式的掩膜磨损问题掩膜和晶圆每次接触产生磨损，使掩膜可使用次数受到限制。1162 、非接触式光刻接近式 接近式光刻系统中，掩膜和晶圆之间有2050m的间隙。这样，磨损问题可以解决。但分辨率下降，当时，无法工作。这是因为，根据惠更斯原理，如图所示，小孔成像，出现绕射，图形发生畸变。117投影式工作原理: 水银灯光源通过聚光镜投射在掩膜上。 掩膜比晶圆小，但比芯片大得多。在这个掩膜

43、中，含有一个芯片或几个芯片的图案，称之为母版，即 reticle。 光束通过掩膜后，进入一个缩小的透镜组，把 reticle 上的图案，缩小510倍，在晶圆上成像。1183.4 氧化除了作为栅的绝缘材料外，二氧化硅在很多制造工序中可以作为保护层。在器件之间的区域，也可以生成一层称为“场氧”（FOX）的厚SiO2层，使后面的工序可以在其上制作互连线。氧化层的厚度tox决定了晶体管电流驱动能力和可靠性。1193.5 淀积与刻蚀器件的制造需要各种材料的淀积。这些材料包括多晶硅、隔离互连层的绝缘材料以及作为互连的金属层。刻蚀的作用:在硅片表面形成光刻胶图形后，利用刻蚀工艺将图形转移成光刻胶下面的层上。

44、制作不同的器件结构，如线条、接触孔、台式晶体管、凸纹、栅等。被刻蚀的材料:半导体，绝缘体，金属等。刻蚀的两种方法：湿法和干法120湿法刻蚀首先要用适当(包含有可以分解表面薄层的反应物)的溶液浸润刻蚀面，然后清除被分解的材料.。如SiO2在室温下可被HF酸刻蚀。湿法刻蚀在VLSI制造中的问题:接触孔的面积变得越来越小, 抗蚀材料层中的小窗口会由于毛细作用而使得接触孔不能被有效的浸润。二是被分解的材料不能被有效的从反应区的小窗口内清除出来。121干法刻蚀包括离子刻蚀、反应离子刻蚀（RIE）RIE发生在反应炉中，基片(晶圆)被放在一个已被用氮气清洗过的托盘上，然后，托盘被送进刻蚀室中，在那里托盘被接

45、在下方的电极上。刻蚀气体通过左方的喷口进入刻蚀室。RIE的基板是带负电的。正离子受带负电的基板吸引，最终以近乎垂直的方向射入晶体，从而使刻蚀具有良好的方向性。1223.6 掺杂原理与工艺掺杂目的：用以形成特定导电能力的材料区域,包括N型或P型半导体层和绝缘层。是制作各种半导体器件和IC的基本工艺。 经过掺杂，原材料的部分原子被杂质原子代替。材料的导电类型决定于杂质的化合价。 掺杂可与外延生长同时进行，也可在其后，例如，双极性硅IC的掺杂过程主要在外延之后，而大多数GaAs及InP器件和IC的掺杂与外延同时进行。1231.热扩散掺杂 热扩散是最早也是最简单的掺杂工艺，主要用于Si工艺。施主杂质（

46、五价元素)用P，As，受主杂质（三价元素)可用B。要减少少数载流子的寿命，也可掺杂少量的Au。Si02隔离层常被用作热扩散掺杂的掩膜。扩散过程中，温度与时间是两个关键参数。在生产双极型硅IC时，至少要2次掺杂，一次是形成基区，另一次形成发射区。在基片垂直方向上的掺杂浓度变化对于器件性能有重要意义。1242.离子注入法 离子注入技术是20世纪50年代开始研究，70年代进入工业应用阶段的。随着VLSI超精细加工技术的进展，现已成为各种半导体掺杂和注入隔离的主流技术。125 离子注入机包含离子源，分离单元，加速器，偏向系统，注入室等。离子注入机126离子注入机工作原理首先把待掺杂物质如B，P，As等

47、离子化，利用质量分离器(Mass Seperator)取出需要的杂质离子。分离器中有磁体和屏蔽层。由于质量，电量的不同，不需要的离子会被磁场分离，并且被屏蔽层吸收。通过加速管，离子被加速到一个特定的能级，如10500ke。通过四重透镜，聚成离子束，在扫描系统的控制下，离子束轰击在注入室中的晶圆上。在晶圆上没有被遮盖的区域里，离子直接射入衬底材料的晶体中，注入的深度取决于离子的能量。最后一次偏转(deflect)的作用是把中性分离出去faraday cup的作用是用来吸收杂散的电子和离子127注入法的优缺点优点：掺杂的过程可通过调整杂质剂量及能量来精确的控制，杂质分布的均匀。可进行小剂量的掺杂。

48、可进行极小深度的掺杂。较低的工艺温度，故光刻胶可用作掩膜。可供掺杂的离子种类较多，离子注入法也可用于制作隔离岛。在这种工艺中，器件表面的导电层被注入的离子（如+）破坏，形成了绝缘区。缺点：费用高昂在大剂量注入时半导体晶格会被严重破坏并很难恢复128山东大学研究生院在职教育中心1293.7 平面化：磨光晶圆From Smithsonian, 2000129IC制造工艺包括： 外延生长 掩膜制作 光刻原理与流程 氧化 淀积与刻蚀 掺杂原理与工艺130第4章 集成电路器件工艺131第4章 集成电路器件工艺1321334.1.1 双极型硅工艺 早期的双极性硅工艺：NPN三极管 先进的双极性硅工艺：NP

49、N三极管1344.1.2HBT工艺GaAs 基 HBTInP 基 HBTSi/SiGe的HBTHBT具有很强的电流驱动能力，这种工艺对于模拟信号的功率放大和门阵列逻辑的输出缓冲电路具有重大意义。1354.2MESFET和HEMT工艺 欧姆欧姆肖特基金锗合金在栅极加上电压，内部的电势就会被减弱或增强，从而使够到的深度和流通的电流得到控制。与HEMT工艺相比，MESFET工艺较为简单，使得光通信中高速低功率VLSI的实现成为可能。 MESFET136HEMT大量的可高速迁移的电子由于HEMT的有源层中，没有施主与电子的碰撞，HEMT具有更高的截止频率，更高的跨导，更低的噪声。因此在毫米波电路、光纤

50、通信的超高速电路中得到广泛应用。137与Si三极管相比，MESFET和HEMT的缺点为: 跨导相对低; 阈值电压较敏感于有源层的垂直尺寸形状和掺杂程度；驱动电流小；阈值电压变化大：由于跨导大，在整个晶圆上，BJT的阈值电压变化只有几毫伏，而MESFET，HEMT由于跨导小，要高十倍多。 1384.3 MOS工艺和相关的VLSI工艺MOS工艺的分类：139认识MOSFET线宽(Linewidth), 特征尺寸(Feature Size)指什么？140MOS工艺的特征尺寸 (Feature Size)特征尺寸: 最小线宽 最小栅长141MOS工艺的分类：142PMOS管工作原理(a) |Vgs|

51、|VT |, |Vgs Vds| |VT |SDGp+p+VGSVDSIDxV(x)-+当VDS的值较小时，Vds和IDS之间成线性关系。144(c) |Vgs|VT |, |Vgs Vds| VT，Vds=0VVgsVT，VdsVT，VdsVgs-VT154NMOS工艺流程1、有源区：紫外曝光使透光处光胶聚合, 去除未聚合处(有源区)光胶, 刻蚀(eching)氧化层, 薄氧化层(thinox)形成, 沉淀多晶硅层, 涂感光胶 。2、离子注入区：曝光, 除未聚合光胶, 耗尽型NMOS有源区离子注入, 沉淀多晶硅层, 涂感光胶。 3、多晶硅线条图形：曝光, 除未聚合光胶, 多晶硅刻蚀, 去除无

52、多晶硅覆盖的薄氧化层，以多晶硅为掩膜进行n扩散，漏源区相对于栅结构自对准，再生长厚氧化层, 涂感光胶。 4、接触孔窗口(Contacts cut) ：曝光, 除未聚合光胶, 接触孔刻蚀, 淀积金属层, 涂感光胶。5、金属层线条图形：曝光, 除未聚合光胶, 金属层刻蚀, 钝化玻璃层形成, 涂感光胶 。6、焊盘窗口(Bonding pads) :曝光, 除未聚合光胶, 钝化玻璃层刻蚀。155NMOS反相器电路图和芯片剖面示意图：1564.3.3 CMOS工艺 进入80年代以来，CMOS IC以其近乎零的静态功耗而显示出优于NMOS，而更适于制造VLSI电路，加上工艺技术的发展，致使CMOS技术成为

53、当前VLSI电路中应用最广泛的技术。 CMOS工艺的标记特性 阱/金属层数/特征尺寸。CMOS: Complementary Metal-Oxide-Semiconductor157山东大学研究生院在职教育中心158CMOS制造工艺流程 阱区离子注入 淀积及形成多晶硅层图形源区与漏区及衬底接触的离子注入形成接触和通孔窗口淀积及形成金属层图形每一层（掩模）都是完整的光刻流程按照从下到上的顺序5 metal 24 metal 12 polysilicon3 source and drain diffusions1 tubs (aka wells, active areas)有源区定义、淀积与刻蚀1

54、58P阱CMOS工艺流程159n阱CMOS工艺主要步骤160N阱CMOS芯片剖面示意图P阱CMOS芯片剖面示意图161双阱CMOS工艺 （1） （2）（3） （4）P阱注入N阱注入衬底准备光刻P阱去光刻胶,生长SiO2162（5） （6）（7） （8）生长Si3N4有源区场区注入形成厚氧多晶硅淀积163（9） （10）（11） （12）N+注入P+注入表面生长SiO2薄膜接触孔光刻164（13）淀积铝形成铝连线1654.4 BiCMOS工艺CMOS的主要优点是集成密度高而功耗低，工作频率随着工艺技术的改进已接近TTL电路，但驱动能力尚不如双极型器件，所以近来又出现了在IC内部逻辑部分采用CMO

55、S技术，而I/O缓冲及驱动部分使用双极型技术的一种称为BiCMOS的工艺技术。166 BiCMOS工艺技术大致可以分为两类：分别是以CMOS工艺为基础的BiCMOS工艺和以双极工艺为基础的BiCMOS工艺。一般来说，以CMOS工艺为基础的BiCMOS工艺对保证CMOS器件的性能比较有利，同样以双极工艺为基础的BiCMOS工艺对提高保证双极器件的性能有利。影响BiCMOS器件性能的主要部分是双极部分，因此以双极工艺为基础的BiCMOS工艺用的较多。 167BiCMOS工艺下NPN晶体管的俯视图和剖面图168图4.21 P阱CMOS-NPN结构剖面图 缺点: 基区厚度太, 使得电流增益变小1、以P

56、阱CMOS工艺为基础的BiCMOS工艺169图4.22 N阱CMOS-NPN体硅衬底结构剖面图 优缺点: 基区厚度变薄, 但是集电极串联电阻还是很大2、以N阱CMOS工艺为基础的BiCMOS工艺170图4.23 N阱CMOS-NPN外延衬底结构剖面图 改进：N阱下设置N+隐埋层 , 并P型外延衬底。目的：减小集电极串联电阻，提高抗闩锁性能。1713、以双极性工艺为基础的BiCMOS工艺172图4.24 P阱BiCMOS横向纵向外延埋层高压大电流173 图4.25 以双极工艺为基础的双埋层双阱Bi-CMOS工艺的器件结构剖面图 改进: 可提高CMOS器件的性能掩埋层掩埋层174第五章 MOS 场

57、效应管的特性1755.1 MOS场效应管5.1.1 MOS管伏安特性的推导两个PN结： 1）N型漏极与P型衬底； 2）N型源极与P型衬底。 同双极型晶体管中的PN 结 一样， 在结周围由于载流 子的扩散、漂移达到动态平 衡，而产生了耗尽层。一个电容器结构： 栅极与栅极下面的区域形成一个电容器，是MOS管的核心。176MOSFET的三个基本几何参数栅长:L栅宽:W氧化层厚度: tox177MOSFET的三个基本几何参数 Lmin、 Wmin和 tox 由工艺确定。 Lmin： MOS工艺的特征尺寸(feature size)，决定MOSFET的速度和功耗等众多特性。 L和W由设计者选定，通常选取

58、L= Lmin，由此，设计者只需选取W。 W影响MOSFET的速度，决定电路驱动能力和功耗。178MOSFET的伏安特性:电容结构 当栅极不加电压或加负电压时，栅极下面的区域保持P型导电类型，漏和源之间等效于一对背靠背的二极管，当漏源电极之间加上电压时，除了PN结的漏电流之外，不会有更多电流形成。 当栅极上的正电压不断升高时，P型区内的空穴被不断地排斥到衬底方向。当栅极上的电压超过阈值电压VT，在栅极下的P型区域内就形成电子分布，建立起反型层，即N型层，把同为N型的源、漏扩散区连成一体，形成从漏极到源极的导电沟道。这时，栅极电压所感应的电荷Q为，Q=CVge式中Vge是栅极有效控制电压。179

59、MOS的伏安特性 电荷在沟道中的渡越时间非饱和时，在漏源电压Vds作用下，这些电荷Q将在时间内通过沟道，因此有为载流子速度，Eds= Vds/L为漏到源方向电场强度，Vds为漏到源电压。 为载流子迁移率： n = 650 cm2/(V.s) 电子迁移率(nMOS) p = 240 cm2/(V.s) 空穴迁移率(pMOS)180= .0 栅极-沟道间氧化层介电常数, = 4.5, 0 = 0.88541851.10-11 C.V-1.m-1Vge是栅级对衬底的有效控制电压其值为栅级到衬底表面的电压减VTMOSFET的伏安特性方程推导非饱和情况下，通过MOS管漏源间的电流Ids为：181当Vgs

60、-VT=Vds时，满足:Ids达到最大值Idsmax，其值为MOS的伏安特性漏极饱和电流Vgs-VT=Vds，意味着近漏端的栅极有效控制电压Vge=Vgs-VT -Vds=Vgs-Vds-VT = Vgd-VT =0。感应电荷为0，沟道夹断，电流不会再增大，因而，这个 Idsmax 就是饱和电流。1825.1.2 MOSFET电容的组成 MOS电容是一个相当复杂的电容，有多层介质：首先，在栅极电极下面有一层SiO2介质。SiO2下面是P型衬底，衬底是比较厚的。最后，是一个衬底电极，它同衬底之间必须是欧姆接触。 MOS电容还与外加电压有关。1）当Vgs0时，栅极上的正电荷排斥了Si中的空穴，在栅