数字逻辑设计第7章 Sequential Logic Design Principles

1、Chapter 7 Sequential Logic Design Principles latches and Flip-flops Clocked Synchronous State-Machine Analysis Clocked Synchronous State-Machine Design1基本概念Logic circuits：combinational logic circuit（组合逻辑电路）sequential logic circuit（时序逻辑电路）任何时刻的输出仅取决于当时的输入任一时刻的输出不仅取决于当时的输入，还取决于过去的输入序列电路特点：无反馈回路、无记忆元件电

2、路特点：有反馈回路、有记忆元件27.1 Bistable ElementsQQ_L1100QQ_L电路有两种稳定状态：Q = 1 ( 1态 ) 和 Q = 0 ( 0态 ) 双稳电路（bistable） 只要一接电源，电路就随机出现两种状态 中的一种，并永久地保持这一状态。00113Vin1Vout1Vin2Vout2Vout2Vin2= Vin2= Vout2稳态 stable亚稳态 metastableQQ_LVin1 Vout1Vin2 Vout24所有的时序电路对亚稳态都是敏感的Metastable Behavior稳态稳态亚稳态随机噪声会驱动工作于亚稳态点的电路转移到一个稳态的工作点

3、上去QQ_L从一个“稳态”转换到另一个“稳态”需加一定宽度的脉冲（足够的驱动）57.2 Latches and Flip-FlopsLatches and Flip-flops are digital devices that have the ability to store binary information after the excitation input has changed.They are considered to be the basic memory cell for the majority of electronic binary data storage app

4、lications.6S-R LatchQQNRS（1）S = R = 0电路维持原态00QQLNOR gate not gate Q* = Q QN* = QNNext state（新态）Present state（原态）7S-R LatchQQNRS10（2）S = 0, R = 1a. 原态：Q=0，QN=101新态：Q*=0，QN*=1b. 原态：Q=1，QN=0新态：Q*=0，QN*=1锁存器清0：Q*=0 QN*=1即使S,R无效（=0）锁存器仍能锁定0态Reset10(a)QQNRS1001(b)001018QQNRS01（3）S = 1, R = 0a. 原态：Q=1，QN=0

5、10新态：Q*=1，QN*=0b. 原态：Q=0，QN=1新态：Q*=1，QN*=0锁存器置1：Q*=1 QN*=0即使S,R无效（=0）锁存器仍能锁定1态Set01(a)QQNRS0110(b)00110S-R Latch9QQNRS（4）S = R = 100Q* = QN* = 0当S,R无效（=0）时，11QQN00亚稳态，对噪声敏感状态不确定“禁止”S-R Latch10S-R锁存器的功能描述S QR QN逻辑符号S QR Q逻辑符号QQNRSresetset清0置10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1S R01001100QQ*状态转移真

6、值表0 00 11 01 1S R维持原态0 11 00 0Q QN功 能 表11状态图S-R锁存器的功能描述000111dd01 00 01 11 10QSRQ*Q* = S + RQSR = 0特征方程约束条件01S=1,R=0S=0,R=1S=dR=0S=0R=d0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1S R01001100QQ*状态转移真值表12tpw(min)0 00 11 01 1S R维持原态0 11 00 0Q QLSRQtpLH(SQ)tpHL(RQ)SRQQL传播延迟最小脉冲宽度 输入S、R的变化都可能使输出值发生变化；如果S端、R端

7、同时有效（=1），两个输出端将变为0，但最后锁存器的状态将取决于后变化的端口；如果两个输入同时变为无效，则最后的输出将无法确定。13S-R锁存器的动作特点输入信号在全部有效电平内，都能直接改变锁存器的状态（直接置位复位触发器）输入端需遵守约束条件抗干扰能力最低当S=R=1，然后同时取消时S和R端输入信号脉冲宽度过小锁存器进入亚稳态14S - R LatchS_L = R_L = 11 11 00 10 0S_L R_L维持原态0 11 01 1Q QLS-R锁存器功能表电路维持原态S_L = 1, R_L = 0Q = 0, QL = 1S_L = 0, R_L = 1Q = 1, QL =

8、0S_L = R_L = 0Q=QL=1，不允许QQLS_LR_LSR清0置1不定S QR Q逻辑符号15S-R Latch with EnableSRCQQLS_LR_L0 X X1 0 01 0 11 1 01 1 1C S R维持原态维持原态0 11 01 1Q QL 功能表(1). C = 0时：维持原态(2). C = 1时：与S-R锁存器相似注意：当S=R=1时，若C由10， 则下一状态不可预测。 逻 辑 符 号SCRQQ 又称“时钟S-R锁存器”160 X X1 0 01 0 11 1 01 1 1C S R维持原态维持原态0 11 01 1Q QL时钟S-R锁存器时序图QSRC

9、动作特点：输入信号在时钟（使能端）有效期间，都能直接改变触发器的状态。17D LatchD = 1时，Q = 1C = 0，QQLSRDC数据输入端控制端ENABLECLK、G输出状态保持不变输出随输入状态而改变C = 1，D = 0时，Q = 0Q = DTransparent latch透明锁存器C D Q QL1 0 0 11 1 1 00 X 保 持D锁存器功能表D QC Q逻辑符号18特征方程：Q* = D（C=1）01D=1D=0D=1D=0状态转移真值表D锁存器的功能描述状态图0011D0011Q*0101Q D QC Q逻辑符号19QDCD锁存器的时序图D QC Q逻辑符号20

10、QDCtpLH(CQ)tpHL(DQ)tpLH(DQ)tpHL(CQ)在C的下降沿附近有一个时间窗这段时间内D输入一定不能变化tsetup建立时间setup timethold保持时间hold timeD锁存器的时序图21锁存器的应用D QC QD QC QD QC QD QC QDIN3:0WRDOUT3:0RD22Flip-flops只在时钟信号的边沿改变其输出状态CLK正边沿上升沿负边沿下降沿23The names flip-flops and latches are sometimes used interchangeably;Flip-flops are clocked and la

11、tch are not. The term “flip-flop” is more appropriately associated with devices change state only on a clock edge, whereas latches change state without being clocked.Flip-flops24Edge-triggered D Flip-flopD QC QD QC QQQLDCLKCLK=0时，CLK=1时，主锁存器工作，接收输入信号 QM = D从锁存器不工作，输出 Q 保持不变主锁存器不工作，QM 保持不变从锁存器工作，将 QM

12、 传送到输出端主 master从 slaveQM 主从结构25D QC QD QC QQQLDCLK主 master从 slaveQM 主从结构CLKQMQDEdge-triggered D Flip-flop26D QC QD QC QQQLDCLK主 master从 slaveQM 主从结构D CLK Q QL0 0 11 1 0X 1 保 持X 0 保 持功能表D Q CLK Q逻辑符号表示边沿触发特性Edge-triggered D Flip-flop27CLKQQLD利用与非门实现 主从结构具有预置和清零端的正边沿D触发器PR_LCLR_LPRD Q CLK QCLR PR（pres

13、et）、CLR（clear）相当于： S（set） 、 R（reset）通常用于初始化电路状态、测试等28具有预置和清零端的正边沿D触发器时序图CLKPR_LCLR_LQL29Negative-edge-triggered D flip-flopD QC QD QC QQQNDCLKD Q CLK QD QC QD QC QQQLDCLKPositive-edge-triggered302-input,1-bit MultiplexerEdge-Triggered D Flip-Flop with EnableD Q CLK QDENCLKQQLEN有效（=1） 选择外部D输入EN无效（=0）

14、 选择触发器当前的输出D QEN CLK Q逻辑符号31Q* = D = JQ + KQPositive-edge-triggeredJKCLKQQLD QCLKJ K Q0 0 0 11 01 1保持清0置1翻转功能表Edge-Triggered J-K Flip-Flop 32T Flip-Flop在每个时钟脉冲有效沿都会改变状态（翻转）QQTT（toggle）Flip-flopEN QT QT flip-flop with enableTQ33T Flip-Flop在每个时钟脉冲有效沿都会改变状态（翻转）QQTT（toggle）Flip-flopEN QT QT flip-flop wi

15、th enableT QCLK Q01T保持 翻转 Q* 功能表34利用D、J-K触发器实现T触发器利用D触发器实现 D：Q* = D T：Q* = TQ + TQ D = TQ + TQ=TQ利用J-K触发器实现 JK：Q* = JQ + KQ T：Q* = TQ + TQ J = K = T35都具有存储功能，是大多数时序电路的基本构件锁存器（Latch）无使能端时，根据输入，直接改变其输出有使能端时，在使能信号的有效电平之内都可根据输入直接改变其输出状态触发器（Flip-Flop，F/F）只在时钟信号的有效边沿改变其输出状态锁存器与触发器小结36锁存器与触发器小结锁存器和触发器 电平有效

16、和边沿有效的区别按照逻辑功能的不同特点，通常可分为S-R触发器（锁存器）D触发器（锁存器）J-K触发器T触发器每种触发器的功能表特征方程状态图37S-R触发器（锁存器）SCRQQ时钟S-R锁存器0 00 11 01 1S R维持清 0置 10Q功 能 表0 00 11 01 1S R维持清 0置 11Q功 能 表1 11 00 10 0SL RL维持清 0置 11Q0 10基本S-R锁存器S QR Q（或非门）S QR Q（与非门）38S-R触发器（锁存器）0 00 11 01 1S R维持010Q 功能表状态图01S=1,R=0S=0,R=1S=dR=0S=0R=d特征方程Q* = S+ R

17、QSR=0（约束条件）0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1S R01001100QQ*状态转移真值表dd39J-K触发器0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1J K01001110QQ*状态转移真值表维持清0置1翻转0001111001 00 01 11 10QnJKQ*特征方程Q* = JQ + KQ40J-K触发器0 00 11 01 1J K维持清 0置 1翻转Q*功能表特征方程Q* = JQ + KQ状态图01J=1,K=dJ=d,K=1J=dK=0J=0K=d41状态图D触发器（锁存器） 特征方程：

18、Q* = D01D=1D=0D=1D=0有使能端的D触发器：Q* = END + ENQ 42T触发器有使能端的T触发器： Q* = ENQ + ENQ EN QT Q说明： 传统教材中的T 触发器：01T保持 翻转 Q* 功能表T触发器的特征方程为 Q* = TQ + TQ 43不同类型触发器间的相互转换关键：转换逻辑电路，其输入为转换后触发器的输入端及触发器的现态，而其输出端为已有触发器的输入端。转换示意图：注意：转换前后的触发方式不变。 44不同类型触发器间的相互转换利用J-K触发器实现D触发器J-K触发器：Q* = JQ + KQD触发器：Q* = D求转换逻辑电路：J=f(D,Q)，

19、K=g(D,Q)若令J=D，K=D，则 Q* = DQ + (D)Q= DQ + DQ=D45例：设计一个4人抢答逻辑电路。具体要求为：1）每个参赛者控制一个按钮，用按动按钮发出抢答信号；2）竞赛主持人另有一个按钮，用于将电路复位；3）竞赛开始后，先按动按钮者将对应的一个发光二极管点亮，此后其他三人再按动按钮对电路不起作用。46几个基本概念状态（state）：包含过去所有必需的信息。 the state of a sequential circuit is a collection of state variables whose values at any one time contain

20、all the information about the past necessary to account for the circuits future behavior. 47几个基本概念有限状态机（Finite-State Machine）（FSM)时钟（clock） clock period clock frequency duty cycle（占空比） active-high, active-low48Clocked Synchronous State-Machine Analysis Clocked Synchronous State-Machine Design49Seque

21、ntial Circuit （时序电路）反馈时序电路（feedback sequential circuit）采用“门电路反馈回路”实现记忆功能状态机（state machine）用触发器构造电路，用时钟控制状态转换 有限状态机（finite-state machine）50State-Machine Structure 下一 状态 逻辑 F 状态 存储器 时钟 输出 逻辑 G 输入输出 时钟信号 激励 当前状态激励：F（当前状态，输入）输出：G（当前状态，输入）组合电路状态存储器：由激励信号得到下一状态激励方程驱动方程输出方程转移方程状态机结构51时序逻辑电路同步时序电路异步时序电路 时钟同

22、步状态机存储元件状态的变化是在同一时钟信号操作下同时发生的存储元件状态的变化不是同时发生的 Mealy型 Moore型输出信号取决于存储电路状态和输入信号输出信号仅取决于存储电路状态52Mealy机：输出取决于状态和输入Moore机：输出只与状态有关537.3 Clocked Synchronous State-Machine Analysis（时钟同步状态机分析）基本步骤：确定下一状态函数F 和输出函数G将F代入触发器的特征方程得到下一状态Q*利用Q*、G构造状态/输出表画出状态图、波形图（可选）描述电路功能54ENENQ0Q0Q1Q1ENMAXQ0Q1D0D1Current stateex

23、citationoutputinputClock signalNext state logic FState memoryOutput logic GEx1：a state machine with D Flip-Flops CLKCLK55ENENQ0Q0Q1Q1ENMAXQ0Q1CLKD0D1 1、由电路得到激励方程(excitation equations) D0 = Q0EN + Q0EN D1 = Q1EN + Q1Q0EN + Q1Q0EN2、由电路得到输出方程(output equations)MAX = Q1Q0EN 3、由激励方程和触发器特征方程 得到转移方程（transit

24、ion equations） D触发器特征方程：Q* = D Q0* = D0 =Q0EN + Q0EN Q1* = D1 =Q1EN+ Q1Q0EN+Q1Q0EN564、由转移方程和输出方程得到状态转移/输出表001101100101101000000001Transition/output tableEN Q1 Q0 Q1* Q0* MAX0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Q0* = Q0EN + Q0ENQ1* = Q1EN + Q1Q0EN + Q1Q0ENMAX = Q1Q0ENQ1Q00 00 11 01 1EN0 100, 001,

25、010, 011, 001, 010, 011, 000, 1Q1*Q0*, MAX57转移表（transitiontable）状态表（state table）5、状态表可以给每个状态命名通常用S表示当前状态，S*表示下一状态58Q1Q00 00 11 01 1EN0 100, 001, 010, 011, 001, 010, 011, 000, 1Q1*Q0*, MAXS A B C DEN0 1 A,0 B,0 C,0 D,0 B,0 C,0 D,0 A,1S*, MAX状态/输出表（state/output table）转移/输出表（transition/output table）5、状

26、态表可以给每个状态命名通常用S表示当前状态，S*表示下一状态596、画状态图 (state diagram) AEN=0MAX=0BEN=1MAX=0EN=1MAX=1EN=0MAX=0EN=0MAX=0EN=0MAX=0DEN=1MAX=0CEN=1MAX=0逻辑功能描述：具有使能端EN的2位二进制计数器电路输出与输入有关 Mealy机S A B C DEN0 1 A,0 B,0 C,0 D,0 B,0 C,0 D,0 A,1S*, MAX606、画时序图 (timing diagram)61ENENQ0Q0Q1Q1ENMAXQ0Q1CLKD0D1Mealy机Moore机MAXSMAXS=Q

27、1Q062对应的Moore机的状态表和状态图63Timing diagramMoore机的输出只与状态有关Mealy机的输出不仅与状态有关，还与输入有关64State-Machine Structure 下一 状态 逻辑 F 状态 存储器 时钟 输出 逻辑 G 输入输出 时钟信号 激励 当前状态激励：F（当前状态，输入）输出：G（当前状态，输入）组合电路状态存储器：由激励信号得到下一状态激励方程驱动方程输出方程转移方程状态机结构65EX2： 1、excitation equations： D1 = X D2 = Q1 D3 = Q2 2、output equations: Y = Q3 3、t

28、ransition equations： Q1*=D1 = X Q2*=D2 = Q1 Q3*=D3 = Q2D1D2D366 2. output equations ： Y = Q3 3、转移方程： Q1* = X Q2* = Q1 Q3* = Q2 3、transition equations： Q1* = X Q2* = Q1 Q3* = Q2移位寄存器 (shift register)Q1*Q2*Q3*, YQ1Q2Q3 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1X0 1000, 0000, 1001, 0001, 1010, 001

29、0, 1011, 0011, 1100, 0100, 1101, 0101, 1110, 0110, 1111, 0111, 10101011Transition/output table：67Scan Flip-FlopD Q CLK QDTECLKQQLTI TE = 0 正常操作 Q=D TE = 1 进入测试模式Test enable input Test input D TETI CLK QQLogic symbol68TE = 0 正常操作TE = 1 进行测试每个触发器的输出端Q都与后一个触发器的TI端连接TIN 端扫入一组测试向量（需若干个时钟触发沿）再经过若干个时钟的正常操作

30、（TE=0）可以在TO端观察（扫出）电路的新状态TINCLKTETO69EX3：State machine with J-K Flip-FlopsQ0Q1J0K0J1K1Z = XQ0Q1+YQ0Q1 J0 = XYK0= XY+YQ1 J1 = XQ0+YK1 = YQ0+XYQ01、excitation equation:2、output equations:703、transition equations: J-K触发器特征方程为：Q* = JQ + KQ Q0* = J0 Q0 + K0 Q0= (XY) Q0 + (XY+YQ1 ) Q0 J0 = XYK0= XY+YQ1 J1 =

31、 XQ0+YK1 = YQ0+XYQ01、excitation equations:= XYQ0 + XYQ0+XQ1Q0+ YQ1Q0Q1* = J1 Q1 + K1 Q1= (XQ0+Y) Q1 + (YQ0+XYQ0) Q1= XQ1Q0+YQ1+ XYQ1+YQ1Q0+XQ1Q0+ YQ1Q0714、transition equations:0 00 11 01 100 , 001 , 010 , 011 , 010 , 111 , 000 , 010 , 1Q1Q0XY00 01 10 11 Q1*Q0*, ZQ0*= XYQ0 + XYQ0+XQ1Q0+ YQ1Q0Q1*= XQ1

32、Q0+YQ1+ XYQ1+YQ1Q0+XQ1Q0+ YQ1Q0Z = XQ0Q1+YQ0Q101 , 010 , 011 , 000 , 110 , 111 , 000 , 010 , 1720 00 11 01 100 , 001 , 010 , 011 , 010 , 111 , 000 , 010 , 1Q1Q0XY00 01 10 11 Q1*Q0*, Z01 , 010 , 011 , 000 , 110 , 111 , 000 , 010 , 15、state/output tableAAAAABBBCCCCCCDDDDDC6、draw state diagramAX=1,Y=0B

33、XY=1XYTransition expression736、draw state diagram:74Clocked Synchronous State-Machine Analysis（时钟同步状态机分析）基本步骤：确定激励函数F 和输出函数G将F代入触发器的特征方程得到下一状态Q*利用Q*、G构造转移/输出表和状态/输出表画出状态图、波形图（可选）描述电路功能75Clocked Synchronous State-Machine Design767.4 Clocked Synchronous State-Machine Design根据命题构造状态/输出表状态化简（状态最小化）状态编码（

34、选择状态变量）建立转移/输出表选择触发器作为状态存储器构造激励表，得到激励方程画逻辑电路图77例1：设计一个八进制计数器1、逻辑抽象，得到状态图（表）对时钟信号计数，可不用输入 Moore机取进位信号为输出变量需要8个有效状态781、逻辑抽象，得到状态图（表）2、状态编码取自然二进制数 000111作为 S0 S7 的编码对时钟信号计数，可不用输入 Moore机取进位信号为输出变量需要8个有效状态设计一个八进制计数器S0/0S1/0S3/0S4/0S2/0S5/0S7/1S6/0000111110101001010011100793、构造转移/输出表S0/0S1/0S3/0S4/0S2/0S5

35、/0S7/1S6/00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Q2 Q1 Q0Q2*Q1*Q0*CS0S1S2S3S4S5S6S70 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 000000001000111110101001010011100804、构造激励/输出表0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Q2 Q1 Q0Q2*Q1*Q0*CS0S1S2S3S4S5S6S70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Q2 Q1 Q0Q2*Q1*Q0*C

36、0 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 000000001用D触发器实现0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Q2 Q1 Q0D2 D1 D0C0 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 000000001D触发器：Q*=DD触发器：D=Q*激励/输出表8101Q1Q0Q2D0 00 01 11 101 0 0 11 0 0 15、求激励方程和输出方程D0 = Q00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Q2 Q1 Q0D2 D1 D0C0

37、0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 000000001激励/输出表8201Q1Q0Q2D1 00 01 11 100 1 0 10 1 0 1D0 = Q0D1 = Q1Q0 + Q1Q00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Q2 Q1 Q0D2 D1 D0C0 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 0000000015、求激励方程和输出方程激励/输出表83D0 = Q0输出方程：C = Q2 Q1 Q0D1 = Q1Q0 + Q1Q001Q1Q0Q2D2 00 01 11 10

38、0 0 1 01 1 0 1D2 = Q2Q1Q0 + Q2Q1 + Q2Q00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Q2 Q1 Q0D2 D1 D0C0 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 0000000015、求激励方程和输出方程激励/输出表846、画逻辑电路图D0 = Q0输出方程：C = Q2 Q1 Q0D1 = Q1Q0 + Q1Q0D2 = Q2Q1Q0 + Q2Q1 + Q2Q0若用其他触发器实现呢？Synthesis using J-K Flip-Flops85Application tableQ Q

39、*0 00 11 01 1J K0 d1 dd 1d 04、构造激励/输出表0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Q2 Q1 Q0Q2*Q1*Q0*C0 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 000000001用JK触发器实现JK触发器：Q*=JQ+KQ1、逻辑抽象，得到状态图（表）2、状态编码3、构造转移/输出表864、构造激励/输出表0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Q2 Q1 Q0Q2*Q1*Q0*CS0S1S2S3S4S5S6S70 0 00 0 10 1 00

40、1 11 0 01 0 11 1 01 1 1Q2 Q1 Q0Q2*Q1*Q0*C0 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 000000001用JK触发器实现Q2 Q1 Q0J2K2 J1K1 J0K0C0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 0d 1d d1 0d d0 1d 1d d1 d1 d0 0d 1d d0 1d d1 d0 d0 1d d1 d1 d1 00000001JK触发器：Q*=JQ+KQexcitation/output tableQ Q*0 00 11 01 1J K0 d1 dd 1d 0

41、0d0d1d87Q2 Q1 Q0J2K2 J1K1 J0K0C0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 0d 1d d1 0d d0 1d 1d d1 d1 d0 0d 1d d0 1d d1 d0 d0 1d d1 d1 d1 00000001excitation/output table0d0d1d01Q1Q0Q2J2 00 01 11 100 0 1 0d d d dJ2 = Q1Q001Q1Q0Q2K2 00 01 11 10d d d d0 0 1 0K2 = Q1Q088Q2 Q1 Q0J2K2 J1K1 J0K0C0 0 00 0 10 1

42、 00 1 11 0 01 0 11 1 01 1 1 0d 1d d1 0d d0 1d 1d d1 d1 d0 0d 1d d0 1d d1 d0 d0 1d d1 d1 d1 000000010d0d1d01Q1Q0Q2J1 00 01 11 100 1 d d0 1 d dJ1 = Q001Q1Q0Q2K1 00 01 11 10d d 1 0d d 1 0K1 = Q0excitation/output table89Q2 Q1 Q0J2K2 J1K1 J0K0C0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 0d 1d d1 0d d0 1d 1d

43、 d1 d1 d0 0d 1d d0 1d d1 d0 d0 1d d1 d1 d1 000000010d0d1d01Q1Q0Q2J0 00 01 11 101 d d 11 d d 1J0 = 101Q1Q0Q2K0 00 01 11 10d 1 1 dd 1 1 dK0 = 1逻辑电路图？输出方程：C = Q2 Q1 Q0excitation/output table901、得到状态转换表用A表示输入数据；用Z表示检测结果。开始，等待第一个1 STASTA/0A1/0A上捕获一个1 A1STA/0A11/0A上连续捕获11 A11OK/1A11/0A上连续捕获110 OKSTA/0A1/0

44、例2：设计一个110串行数据检测器状态SA0 1S*/Z电路检测到输入连续出现110时，输出为1Mealy机911、得到状态转换表STASTA/0A1/0A1STA/0A11/0A11OK/1A11/0OKSTA/0A1/0状态SA0 1S*/Z2、状态化简（状态最小化）识别等效状态 ，如果两个状态 对于所有输入组合产生相同的输出 对于每种输入组合具有相同或等效的下一状态STA/1S*/ZSTA/0STAA1/03、状态编码00011000011192STASTA/0A1/0A1STA/0A11/0A11STA/1A11/0状态SA0 1S*/Z0000/001/00100/010/01000

45、/110/0Q1Q0A0 1Q1*Q0*/Z 4、得到转换（激励）表D1D0/Z000110Q1Q0=11?未用状态的处理成本最小风险最小未用状态的次态为“无关”项未用状态的次态为一确定项。Minimal costMinimal risk93风险最小的处理方法STASTA/0A1/0A1STA/0A11/0A11STA/1A11/0状态SA0 1S*/Z0000/001/00100/010/01000/110/0Q1Q0A0 1Q1*Q0*/Z 4、得到转换（激励）表D1D0/Z000110Q1Q0=11的次态为0000/001/000/010/000/110/000/000/0Q1Q0A0

46、1D1D0/Z000110115、得到激励方程和输出方程00/0Q1Q00001111001A00/000/101/010/010/000/000/0945、得到激励方程和输出方程Q1Q00001111001A00/000/000/101/010/010/000/000/00Q1Q00001111001A0100000ZZ = AQ1Q00Q1Q00001111001A0001100D1D1 = AQ1Q0+AQ1Q0D0 = AQ1Q00Q1Q00001111001A0010000D095成本最小的处理方法STASTA/0A1/0A1STA/0A11/0A11STA/1A11/0状态SA0

47、1S*/Z4、得到转换（激励）表Q1Q0=11的次态为dd00/001/000/010/000/110/0dd/ddd/dQ1Q0A0 1D1D0/Z000110115、得到激励方程和输出方程Q1Q00001111001A00/000/000/101/010/010/0dd/ddd/d960Q1Q00001111001A01000ddZZ = AQ10Q1Q00001111001A00011ddD1D1 = AQ1 + AQ00Q1Q00001111001A00100ddD0D0 = AQ1Q05、得到激励方程和输出方程Q1Q00001111001A00/000/000/101/010/010

48、/0dd/ddd/d976、检查电路的自启动性D1 = AQ1 + AQ0D0 = AQ1Q0Z = AQ1当电路进入无效状态11后，A=0时，下一状态为 00A=1时，下一状态为 10该电路是能够自启动的7、画逻辑电路图（略）用J-K触发器设计？用T触发器设计？时序逻辑电路设计的关键：构造状态表（图）98例1：设计一个八进制计数器设计流程，D触发器实现，J-K触发器实现例2：设计一个110串行数据检测器设计流程，未用状态的处理99时序逻辑电路设计的关键：构造状态表（图）状态机的设计流程：根据命题构造状态/输出表状态化简（状态最小化）状态编码（选择状态变量）建立转移/输出表选择触发器作为状态存

49、储器构造激励表，得到激励方程画逻辑电路图100状态表设计（例一）Design a clocked synchronous state machine with two inputs, A and B, and a single output Z that is 1 if:A had the same value at each of the two previous clock ticks, orB has been 1 since the last time that the first condition was true.Otherwise, the output should be 0

50、.Timing diagram：MOORE机101SAB00 01 11 10S*Z状态含义初始状态 INIT0A0A0A1A1A0A上捕获一个0 A上捕获一个1 A10OK0OK0A上连续两个0 OK0A1A10A0A0OK1A上连续两个1 OK1OK11OK0OK0OK1BA1因B而OK，A为1 OK1B1A0OK0BOK1OK1因B而OK，A为0 OK0B1A0OK0BOK1OK11OK0OK0OK1BA11、构造状态转换表102SAB00 01 11 10S*Z状态含义1、构造状态转换表初始状态 INIT0A0A0A1A1A0A上捕获一个0 A上捕获一个1 A10OK0OK0A上连续两

51、个0 OK0A1A10A0A0OK1A上连续两个1 OK1OK11OK0OK0 OK1BA1因B而OK，A为1 OK1B1A0OK0BOK1OK1因B而OK，A为0 OK0B1A0OK0BOK1OK11OK0OK0OK1BA12、状态最小化OK1 OK1 OK0 OK0OK，A值为0OK，A值为0OK，A值为1103初始状态 INITA0A上捕获一个0 A上捕获一个1 A1OK，A值为0 OK0OK，A值为1 OK1SAB00 01 11 10S*Z0A0A0A1A10OK0OK0A1A10A0A0OK1OK11OK0OK0 A11A0OK1OK1OK0 OK11、构造状态转换表2、状态最小化

52、3、状态编码最简单的分解的单热点的准单热点的从23中选5种一共有 种8!5!3!5种编码5个状态，又有5!种000100101110111真的需要一一尝试吗？合理的状态赋值1044、根据状态表和状态编码构造转移/输出表INITA0A1OK0OK1SAB00 01 11 10S*Z0A0A0A1A10OK0OK0A1A10A0A0OK1OK11OK0OK0 A11A0OK1OK1OK0 OK1 000100100100100100100101110101101101101101110110110110110111111111111111111Q1Q2Q3Q1*Q2*Q3*5个输入变量： A,B,

53、Q1,Q2,Q34个输出变量： Z,D1,D2,D3D1 D2 D3转移/激励表5、触发器选型，得到激励方程和输出方程使用D触发器105AB00 01 11 10Z00011000100101110111Q1Q2Q3100100100100100101101101101110110110110101110111111111111111Q1*Q2*Q3*D1 D2 D3Q2Q3AB00 01 11 1000011110Q1=0D2Q2Q3AB00 01 11 1000011110Q1=100001100001101111110000000000000风险最小，未用状态初始状态输出方程：Z = Q

54、1Q2106Q2Q3AB00 01 11 1000011110Q1=0D20000000000000000风险最小，未用状态初始状态Q2Q3AB00 01 11 1000011110Q1=11100001101111110D2 = Q1Q3A + Q1Q3A + Q1Q2BQ2Q3AB00 01 11 1000011110Q1=0D20000dddddddddddd成本最小，未用状态作为无关项D2 = Q1Q3A + Q3A+ Q2B107D1D2 = Q1Q3A + Q1Q3A + Q1Q2BD1 = Q2Q3 + Q1思考：最小成本法D1？108D3D3 = Q2Q3A + Q1AD2 =

55、 Q1Q3A + Q1Q3A + Q1Q2BD1 = Q2Q3 + Q1激励方程D3 = Q2Q3A + Q1A思考：最小成本法D3？1096、画逻辑电路图（略）D3 = Q2Q3A + Q1AD2 = Q1Q3A + Q1Q3A + Q1Q2BD1 = Q2Q3 + Q1激励方程D3 = Q2Q3A + Q1A输出方程：Z = Q1Q2说明： 风险最小法 所有未用状态 “安全”状态成本最小法 所有未用状态的下一状态作为无关项 电路的激励方程简单，不够安全下一个例子110合理的状态赋值选择复位时容易进入的状态作为初始状态使每次转移时要发生改变的状态变量数最小化使一组相关状态中不变化的状态变量数

56、最大化发现和利用问题描述中的对称性将状态变量组分解为有明确含义的位或字段，相对于状态机的输入效果或者输出特性可以使用多于最小值的状态变量数（便于分解）未用状态的考虑返回111Ex2：“1s-counting machine”Design a clocked synchronous state machine with two inputs, X and Y, and one output, Z. The output should be 1 if the number of 1 inputs on X and Y since reset is a multiple of 4, and 0 otherwise.1起始状态 S0S0XY 00 01 11 10Zmeaning SS*S1收到一个1