fpga论坛自动售货机vhdl程序与仿真_第1页
fpga论坛自动售货机vhdl程序与仿真_第2页
fpga论坛自动售货机vhdl程序与仿真_第3页
fpga论坛自动售货机vhdl程序与仿真_第4页
fpga论坛自动售货机vhdl程序与仿真_第5页
已阅读5页,还剩3页未读 继续免费阅读

下载本文档

版权说明:本文档由用户提供并上传,收益归属内容提供方,若内容存在侵权,请进行举报或认领

文档简介

1、8.21 自动售货机 VHDL 程序与仿真(1)自动售货机 VHDL 程序如下:-文件名:pl_auto1.vhd。-功能:货物信息,进程控制,硬币处理,余额计算,显示等功能。-说明:显示的钱数 coin 的 以 5 角为-最后修改日期:2004.3.23。 library ieee;。use ieee.std_logic_arill;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity PL_auto1 isport ( clk:in std_logic; set,get,sel,finish: in std_

2、logic;coin0,coin1: in std_logic;-系统时钟-设定、买、选择、完成信号-5 角硬币、1 元硬币-价格、数量数据-显示、开关信号-钱数、商品数量显示数据-1 元硬币、5 角硬币price,ty:in std_logic_vector(3 downto 0);item0 , act:out std_logic_vector(3 downto 0); y0,y1 :out std_logic_vector(6 downto 0); act10,act5:out std_logic);end PL_auto1;architecture beof PL_auto1 isty

3、peram_type is array(3 downto 0)of std_logic_vector(7 downto 0);signal ram :ram_type;signal item: std_logic_vector(1 downto 0); signal coin: std_logic_vector(3 downto 0); signal pri,qua:std_logic_vector(3 downto 0); signal clk1: std_logic;begin-定义 RAM-商品种类-币数计数器-商品单价、数量-控制系统的时钟信号com:pros(set,clk1)var

4、iable quan:std_logic_vector(3 downto 0); beginif set=1 then ram(conv_eger(item)=price &ty;act=0000;-把商品的单价、数量置入到 RAMelsif clk1event and clk1=1 thenact5=0; act10=0; if coin0=1 thenif coin1001then coin=coin+1; else coin=0000;end if;elsif coin1=1 thenif coin1001then coin=coin+2; else coin=0000;end if;e

5、lsif sel=1 then item0000 and coin=pri then coin=coin-pri;quan:=quan-1;ram(conv_item=00 then act=1000;-eger(item)=pri & quan;时,自动售货机对 4 种商品的操作ifelsif item=01 then act=0100; elsif item=10 then act=0010; elsif item=11 then act0001 then act10=1;coin0000 then act5=1; coin=coin-1; else act5=0; act10=0;end

6、 if;elsif get=0 then act=0000; for i in 4 to 7 loop-结束交易,退币(找币)-此 IF 语句完成找币操作pri(i-4)=ram (conv_ end loop;for i in 0 to 3 loop quan(i):=ram(conv_ end loop;end if; end if; qua=quan;end pros com;eger(item)(i);-商品单价的eger(item)(i);-商品数量的m32:pros(clk)-此进程完成对 32Mhz 的脉冲分频variable q: std_logic_vector( 24 downto 0); beginif clkevent and clk=1 then q:=q+1;end if;if q=else clk1=0; end if;111111 then clk1item0item0item0item0y0y0y0y0y0y0y0y0y0y0y0y1y1y1y1y1y1y1y1y1y1y1=1111111; end case;end pro s;end be;(2)程序仿真注:仿真图里没有对clk 信号

温馨提示

  • 1. 本站所有资源如无特殊说明,都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等,如果需要附件,请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸,网页内容里面会有图纸预览,若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间,仅对用户上传内容的表现方式做保护处理,对用户上传分享的文档内容本身不做任何修改或编辑,并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容,请与我们联系,我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论