spi进阶2之write功能练习参考代码

1、明德扬科技教育SPI 进阶 2 之 WRITE 功能练习参考代码官网：淘宝：群咨询1目录at93c46_write 模块3test_at93c46_write 模块72明德扬科技公司主要是以 FPGA 为，专业从事 FPGA 配套开发板、FPGA培训班或其他培训、研发 FPGA 技术开发、承接 FPGA 项目开发。欢迎咨询加入明德扬 FPGA和 ASIC97925396。明德扬以PDF 格式提供源代码，是为了鼓励大家多思考，不要拿来就用，否则是学不好 FPGA 的。本代码对应的设计思路，请参考明德扬课程。at93c46_write 模块module at93c46_write(clk rst_

2、n addr wr wdata rdy dodi cs sk);,/参数定义 parameterDATA_W =8;/输入信号定义 inputinput input 6:0 inputinputclk rst_naddr wrdo;/输出信号定义 input DATA_W-1:0 outputoutputoutput outputwdata rdydics sk;3/输出信号 reg 定义reg reg reg regrdy di cssk;reg 1:0work_flag ;reg 17:0reg 4:0reg 6:0dout cnt_sclk ;cnt_1us;always(edge cl

3、k or negedge rst_n)beginif(rst_n=1b0)begin cnt_1us = 0;endelse if(work_flag!=2b0)begin if(cnt_1us=99)begincnt_1us = 0;endelse begincnt_1us = cnt_1us + 1;endendelse begincnt_1us = 0;endendt_sclkalways(edge clk or negedge rst_n)beginif(rst_n=1b0)begin cnt_sclk = 0;endelse if(work_flag=2b01) begin if(c

4、nt_1us=99 & cnt_sclk=17)begincnt_sclk = 0;endelse if(cnt_1us=99) begin cnt_sclk = cnt_sclk + 1;endendelse begin4cnt_sclk = 0;endendalways(edge clk or negedge rst_n)beginif(rst_n=1b0)begin dout = 0;endelse if(work_flag=2b0 & wr)begin dout = 3b101,addr,wdata;endendalways(edge clk or negedge rst_n)begi

5、nif(rst_n=1b0)begin work_flag = 2b00;endelse if(work_flag=2b0 & wr)begin work_flag = 2b01;endelse if(work_flag=2b01 & cnt_1us=99 & cnt_sclk=17)begin work_flag = 2b10;endelse if(work_flag=2b10 & cnt_1us=99)begin work_flag = 2b11;endelse if(work_flag=2b11 & do=1b1)begin work_flag = 2b00;endendalways(e

6、dge clk or negedge rst_n)beginif(rst_n=1b0)begin sk = 1b0;endelse if(work_flag=2b01) begin if(cnt_1us=49)sk = 1b1;else if(cnt_1us=99) sk = 1b0;end5else beginsk = 1b0;endendalways(edge clk or negedge rst_n)beginif(rst_n=1b0)begin di = 1b0;endelse if(work_flag=2b00 & wr)begin di = 1b1;endelse if(work_

7、flag=2b01 & cnt_1us=99)begin if(cnt_sclk=17)di = 1b0;elsedi = doutt_sclk-1;endendalways(edge clk or negedge rst_n)beginif(rst_n=1b0)begin cs = 1b0;endelse if(work_flag=2b00 & wr)begin cs = 1b1;endelse if(work_flag=2b01 & cnt_1us=99 & cnt_sclk=17)begin cs = 1b0;endelse if(work_flag=2b10 & cnt_1us=99)

8、begin cs = 1b1;endelse if(work_flag=2b11 & do=1b1)begin cs = 1b0;endendalways(*)begin if(wr)rdy = 1b0; else if(|work_flag)rdy = 1b0;else6rdy = 1b1;endendmoduletest_at93c46_write 模块timescale 1 ns/1 nsmodule test_at93c46_write();parameterDATA_W =8;/输入信号定义 regregclk rst_n addr wrdo;regreg reg6:0;/输出信号定

9、义reg wire wire wirewireDATA_W-1:0wdata rdydics sk;/时钟周期， parameter CYCLE为 ns，可在此修改时钟周期。= 10;/复位时间，此时表示复位 3 个时钟周期的时间。parameter RST_TIME = 3 ;/待测试的模块例化 at93c46_writeuut(.clk(clk),7.rst_n.addr.wr.wdata.rdy.do.di.cs.sk);(rst_n (addr(wr),),),(wdata (rdy (do(di(cs(sk),/生成本地时钟 50M initial beginclk = 0; forever #(CYCLE/2)clk=clk;end/产生复位信号 initial beginrst_n = 1;#2;rst_n = 0; #(CYCLE*RST_TIME);rst_n = 1;end/输入信号 din0 赋值方式initial begin #1;/赋初值 wr = 0;addr = 7h35; wdata = 8ha7; #(10*CYCLE