数字电子技术：第五章 组合逻辑电路 (2)

1、相关知识回顾：逻辑运算逻辑门第五章 组合逻辑电路与或非异或同或非门与门或门与非门或非门异或门同或门本章任务：1.组合逻辑电路的分析与设计2.常用组合逻辑模块的使用由逻辑门组成(2) 学习常用中规模集成模块(3) 了解电路中的竞争和冒险现象本章重点(1)掌握分析和设计组合电路的基本方法加法器 比较器译码器 编码器选择器 分配器本章基本内容(1)电路分析与设计经典的方法(2)常用组合逻辑模块的灵活应用第五章 组合逻辑电路第一节 组合电路的分析和设计第五节 奇偶检验电路第六节 模块化设计概述第七节 组合电路中的竞争与冒险第二节 算术逻辑运算及数值比较组件第三节 译码器和编码器第四节 数据选择器和数据

2、分配器小结一、组合电路二、组合电路的分析三、组合电路的设计第一节 组合电路的分析和设计请大家参考讲义：P275333 5-1数字电路系统的基本分析概念，5-2组合逻辑电路(系统的逻辑）分析。一、组合电路输入：逻辑关系：Fi = fi (X1、X2、Xn) i = (1、2、m)特点：电路由逻辑门构成；不含记忆元件；输出无反馈到输入的回路；输出与电路原来状态无关。输出：X1、X2、XnF1、F2、Fm数字电路系统的基本分析概念数字电路系统的基本逻辑功能结构，即逻辑图真值表逻辑表达式实现数字逻辑系统的数字电路又叫物理模型从物理模型和逻辑模型中提炼出来的基本参数：频率、时序、电平、负载即测试参数。理

3、想数字电路（与电器特性参数无关）的逻辑功能描述主要是指逻辑电平的高低，脉冲特性分析。电路确定之后，对信号的条件要求及信号确定后对电路的要求。讲义P275数字电路系统的基本分析概念数字电路系统分析数字电路分析数字逻辑分析给定数字系统分析其逻辑功能进行输入输出信号，电路参数，延时等分析。系统仿真分析使用EDA软件对系统的物理模型和逻辑模型进行分析、设计、测试的统称。 物理模型仿真的优点是具有直观性，适合于分析电路的行为和参数特性,以及参数特性对行为特性的影响。属于底层仿真。 逻辑模型仿真不考虑器件的物理参数特性，只按照逻辑图、真值表或逻辑函数系统的逻辑行为仿真。属于高层仿真。通过对逻辑模型的分析，

4、可以得到数字逻辑系统的逻辑行为特性以及时间相关参数特性 。即得到系统的逻辑结构和各逻辑变量之间的逻辑关系，也包括各逻辑变量之间的时序关系。 属于电气特性分析，即数字电路输入端的电气参数特性以及延迟效应。电气参数特性与逻辑行为特性的关系。 二、组合电路的逻辑分析分析已知逻辑电路功能步骤：输出函数表达式简化函数真值表描述电路功能已知组合电路讲义P297逻辑图模型（电路图）例：试分析右图所示逻辑电路的功能。 因此该电路为少数服从多数电路，称表决电路。解：（1）由电路图得逻辑表达式（2）由逻辑表达式得真值表A B C F0 0 0 00 0 1 00 1 0 00 1 1 11 0 0 01 0 1

5、11 1 0 11 1 1 1真值表（3）功能分析：多数输入变量为1，输出F为1；多数输入变量为0，输出 F为0。例：试分析下图所示逻辑电路的功能。解：（1）由电路图得 表达式（2）列出 真值表自然二进制码格雷码B3B2B1B0 G3G2G1G0 0 0 0 00 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 1

6、 0 1 1 1 1 1 0 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 0 0 0（2）列出 真值表（1）由电路图得表达式 本电路是自然二进制码至格雷码的转换电路。（3） 分析功能注意：利用此式时对码位序号大于（n-1）的位应按0处理，如本例码位的最大序号i = 3，故B4应为0，才能得到正确的结果。 推广到一般，将n位自然二进制码转换成n位格雷码： Gi = BiBi+1 （i = 0、1、2、 n-1）自然二进制码至格雷码的转换例5-2-7某数字电路的逻辑图如图5-2-23所示，试判断该电路的逻辑功能。 K0=A 解

7、：1.写出表达式2. 列写真值表不难看出，输出是两位的BCD码，而输入是自然二进制码。 3.功能描述例5-2-3 使用数字电路实现的组合逻辑如图(a)所示。设输入信号的理想波形如图(b)所示,绘制考虑电路延迟时的输出信号波形，电路延迟时间为D。 ABF解： 组合逻辑电路系统的设计包括两个方面： 一是建立逻辑模型，二是用数字电路实现逻辑模型。 根据工程问题提出的要求和条件，确定输入信号（逻辑变量）和输出信号；建立逻辑关系真值表；得出简化的逻辑表达式。需要考虑以下问题：（1）电路电气特性（主要是延时特性）的要求。数字逻辑模型是一个理想模型。由于数字电路固有的延迟特性以及逻辑电平特性等原因，不一定能

8、完全实现理想逻辑系统，特别是延迟特性会引起冒险和竞争。所以，在用数字电路实现理想逻辑系统时，必须对数字电路器件的电气特性提出相应的要求。（2）数字电路实现方法的要求，要实现的数字电路的结构与逻辑模型直接相关，电路结构不同，逻辑模型的描述也不同。例如，同样一个逻辑功能，用不同的数字电路来实现其逻辑表达式的形式是不同的。因此，实现逻辑模型时，一定要针对所选用的具体数字电路进行-表达式形式转换。 三、组合电路的设计讲义P401430三、组合电路的设计步骤：根据要求设计出实际逻辑电路确定输入、输出列出真值表写出表达式并简化画逻辑电路图形式变换根据设计所用芯片要求选择所需门电路根据设计要求分析题意，将设

9、计要求转化为逻辑关系，这一步为设计组合逻辑电路的关键讲义P401430例1：半加器的设计解：（1）半加器真值表（2）输出函数 输入 输出被加数A 加数B 和S 进位C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1分析：半加器是将两个一位二进制数相加求得和及向高 位进位的电路。因此，有两个输入（加数与被加 数）及两个输出（和与进位） 。 设被加数和加数分别为A和B，和与进位分别为S、C，真值表为：（3）逻辑图（4）逻辑符号（2）输出函数 由表达式知，若无特别要求，用一个异或门和一个与门即可实现半加器电路。电路图为：半加器逻辑符号将用“异或”门实现的半加器改为用“与非”门实现函数

10、表达式变换形式：用“与非”门实现半加器逻辑图如图所示： 全加器是实现例2：全加器的设计。学生自己完成逻辑电路全加器逻辑符号全加器真值表 输入 输出 Ai Bi Ci Si Ci+1 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1一位二进制数一位二进制数低位来的进位相加和高位进位解：请同学自己画逻辑图 MSI器件中的74183就是具有两个1位全加器的数字集成电路器件。74183的引脚图、逻辑符号如下图所示。 例3：试将8421BCD码转换成余3BCD码。 8421码 余3码 B3 B2

11、 B1 B0 E3 E2 E 1 E00 0 0 0 0 0 0 1 11 0 0 0 1 0 1 0 02 0 0 1 0 0 1 0 13 0 0 1 1 0 1 1 04 0 1 0 0 0 1 1 15 0 1 0 1 1 0 0 06 0 1 1 0 1 0 0 17 0 1 1 1 1 0 1 08 1 0 0 0 1 0 1 19 1 0 0 1 1 1 0 010 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1 14 1 1 1 0 15 1 1 1 1 （2）卡诺图（1）真值表 （2）卡诺图（3）表达式（4）电路图（3）表达式8421BCD码

12、余3码例4: 试用PLA实现四位自然二进制码转换成四位格雷码。 （1）设四位自然二进制码为B3B2B1B0，四位格雷码为G3G2G1G0，其对应的真值表如下表所示。NOB3 B2 B1 B0G3 G2 G1 G001234567891011121314150 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00 0 0 10 0 1 10 0 1 00 1 1 00 1 1 10 1 0 10 1 0 01 1

13、0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11 0 0 0 根据表列出逻辑函数并简化，得最简输出表达式如下：解： （2）转换器有四个输入信号，化简后需用到7个不同的乘积项，组成4 个输出函数，故选用四输入的74PLA实现，下图是四位自然二进制码转换为四位格雷码转换器PLA阵列图。7项 右图仅用了七个乘积项，比PROM全译码少用9个，实现的逻辑功能是一样的。从而降低了芯片的面积，提高了芯片的利用率，所以用它来实现多输入、多输出的复杂逻辑函数较PROM有优越之处。 PLA除了能实现各种组合电路外，还可以在或阵列之后接入触发器组，作为反馈输入信号，实现时

14、序逻辑电路。4个输出与阵列或阵列四个自然二进制码输入七个乘积项G3=B3G0=B1B0+B1B0组合电路设计实例例6-2-2 用双输入的与非门实现逻辑表达式解： 根据给定的基本逻辑门电路实现简化后的逻辑表达式。本例要求用双输入与非门实现逻辑表达式，可以把逻辑表达式改写为由与非关系组成的表达式： 例6-2-11 设计一个4-2优先编码器设计，输入的待编码信号为低 电平有效。(1)确定输入输出变量根据题意可知,需要4个数据输入线，令其编号为K0-K3，K0的优先级最低，K3的优先级最高，两条数据输出线AB（其中A为最低位），输入为地电平有效，输出信号为高电平有效。设计要求是，当有两个或两个以上输入

15、信号同时为0时，选择编号最大的0作为输入。 根据上述分析可以得到真值表如图6-2-19所示。在真值表中，为了体现优先编码的原则，当高位输入有效时忽略低位输入，这时的低位信号用d表示。同时，当没有输入时输出为00，所以，还需要一位判别有无输入位P。 图6-2-19 4-2优先编码真值表（2）列出系统真值表解：（3）列写每个输出的逻辑表达式（4）设计数字电路的逻辑结构(逻辑电路图) 对上述得到的逻辑表达式用逻辑门电路实现，就可以得到4-2优先编码的数字电路逻辑结构，如右图所示。 作业P384（老版书P385） 练习题5-1，5-2第二节 算术逻辑运算及数值比较器模块一、加法器（一）加法器的功能与分

16、类功能：实现N位二进制数相加按实现方法分类：串行进位加法器 超前进位加法器讲义P299 （1）串行进位加法器如图：用全加器实现4位二进制数相加。低位全加器进位输出高位全加器进位输入注意：CI0=0和进位（2）超前进位加法器进位位直接由加数、被加数和最低位进位位CI0形成。直接形成进位四位加法器的逻辑符号(a) 逻辑符号COCI03P03Q03ABC0YC474LS283逻辑符号N位加法运算、代码转换、减法器、十进制加法。（二）加法器的应用例1：试用四位加法器实现8421BCD码至余3BCD码的转换。解：余3码比8421码多3，因此可用四位二进制加法器实现代码的转换。A3-A0：8421码B3-

17、B0：0011（3）CI0：0P320例2 某数字电路的逻辑图如图所示，试判断该电路的逻辑功能。 答：该电路是8位二进制数加法器例3 某数字电路的逻辑图如图下所示，试判 断该电路的逻辑功能。 (a) 4位无符号减法器电路 (b) 4位无符号加/减法器电路 输入 A（a3a2a1a0） B (b3b2b1b0)：输出（FA B）= 1；二、数值比较器（一）功能：能对两个相同位数的二进制数进行比较的器件。（1）逻辑符号： A：四位二进制数输入（3为高位）AB、A b、a b、a = b：控制输入端，高有效。（2）逻辑功能：B：四位二进制数输入（3为高位）A（a3a2a1a0） B (b3b2b1b

18、0)： （FA B）= 1；A（a3a2a1a0）= B (b3b2b1b0)： 由控制输入决定。讲义P312（二）比较器的应用例1：八位二进制数比较。 例2：用比较器构成由8421BCD码表示的一位十进制数四舍五入电路。解: A3A0：8421BCD码解：位扩展，用两片4位比较器，低位的输出与高位的控制输入连接。B3B0：0100（十进制数4）A B：输出端用于判别。提问：六位二进制数比较器的实现？见P327F三、逻辑运算器图5-2-14 4位逻辑运算器74381的逻辑符号、引脚图及功能表 这里 和 是先行进位输出端， =0表示进位输出， =0表示有进位产生。利用这两个信号，可以用相应的组合

19、逻辑电路产生快速进位。 第三节 译码器和编码器（特定含义：规则、顺序）二进制代码某种信息译 码编 码译码器 把二进制代码表示的信息翻译成对应的高电平或低电平信号 在数字系统中将某种信息用二进制代码表示称为编码。换言之，按照约定的编码规则对输入数据进行编码。编码器一、译码器（一）二进制译码器二进制译码器输入输出满足：m=2n 译码输入 译码输出 a1 a0 y0 y1 y2 y3 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 12位二进制译码器如：24译码器 38译码器 410译码器 译码输入 译码输出 a1 a0 y0 y1 y2 y3 0 0 0

20、 1 1 1 0 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 02位二进制译码器译码输入：n位二进制代码译码输出m位：一位为1，其余为0或一位为0，其余为174LS139见P30774LS138 把二进制代码表示的信息翻译成对应的高电平或低电平信号（二）十进制译码器又称：二十进制译码器 或：410译码器（见讲义P307） 二-十译码器输入端的后6种编码组合，有两种处理方法：不完全译码和完全译码。 译码输入，二进制编码0-7依次对应8个输出。38译码器(74LS138) 八个输出端，低电平有效。 译码状态下，相应输出端为； 禁止译码状态下，输出均为。S1、使能输入, 与逻辑。

21、EN = 1（ EN=0 ，禁止译码，输出均为。) ，译码。A0 A2图5-2-47 3线-8线变量译码器（74138）的功能表 使能端的两个作用：（1）消除译码器输出尖峰干扰EN端正电平的出现在A0-A2稳定之后；EN端正电平的撤除在A0-A2再次改变之前。 （2）逻辑功能扩展 例：用38译码器构成416译码器。 避免A0-A2在变化过程中引起输出端产生瞬时负脉冲。例：用38译码器构成416译码器。X0-X3：译码输入E：译码控制E=0，译码 E=1，禁止译码X3-X0：0000-0111，第一片工作X3-X0：1000-1111第二片工作000-111 译码输入001000000-111

22、译码输入101001P324例：试用 CT74LS138和与非门构成一位全加器。解:全加器的最小项表达式应为（三）译码器的应用Si =Ci+1 = （四）数字显示译码器1.七段数码管2.七段显示译码器共阴极共阳极：高电平亮：低电平亮每一段由一个发光二极管组成。输入：二十进制代码输出：译码结果，可驱动相应的七段数码管显示正确的数字。讲义P310七段译码器CT7447D、C、B、A：BCD码输入信号。ag：译码输出，低电平有效。（）熄灭信号输入。低电平时，输出ag均为高电平（全灭）；（）灭零输出信号。=0时，=0。：试灯信号输入。当= 1（无效）时，=0且不论DA状态如何，ag七段全亮。熄灭信号输

23、入/灭零输出信号：灭零输入信号（不显示，其它数码正常显示）。=0（=）时，不显示数码0。7448的功能表是输出高电平有效，7447是低电平有效例题如右图三位二进制编码器（ 8线3线编码器）。二、编码器优先编码功能：输入m个代码； 输出n位二进制代码（m2n）。 优先编码器允许几个输入端同时加上信号，电路只对其中优先级别最高的信号进行编码。逻辑功能：任何一个输入端接低电平时，三个输出端有一组对应的二进制代码输出。（一）二进制编码器 将输入信号编成二进制代码的电路，任何时刻只允许一个输入端有信号输入。讲义P3023068线3线优先编码器CT74LS148编码输出编码输入使能输入使能输出扩展输出：编

24、码输出端。：使能输入端；时，编码，时，禁止编码。：使能输出端，编码状态下（=0），若无输入信号，=0。：扩展输出端，编码状态下（=0），若有输入信号，=0。管脚定义：输入，低电平有效，优先级别依次为。讲义上用 表示讲义上用 EO表示讲义上用 表示BCD优先编码器CT74LS147 BCD优先编码是指9线-4线优先编码，使用的编码规则是BCD编码规则。9个输入正好对应BCD码的0001到1001，用9个输入均无效表示第0个输入，编码为0000。如果用BCD码的反码表示输出，则逻辑符号、引脚图和功能表如图5-2-20所示。 （二）编码器的应用（3）第一片工作时,编码器输出：0000-0111 第二

25、片工作时,编码器输出: 1000-1111解：（1）编码器输入16线,用两片8-3线编码器，高位为第 一片，低位为第二片。高位低位（2）实现优先编码：高位选通输出与低位控制端连接。例：用8-3线优先编码器CT74LS148扩展成16线-4线编码器。P323第四节 数据选择器和数据分配器 在多个通道中选择其中的某一路，或多个信息中选择其中的某一个信息传送或加以处理。将传送来的或处理后的信息分配到各通道。数据选择器数据分配器多输入一输出选择一输入多输出分配P313发送端，并串接收端，串并一、数据选择器（一）分类：二选一、四选一、八选一、十六选一。双四选一数据选择器CT74LS153使能端输出端数据

26、输入公用控制输入讲义313双四选一数据选择器CT74LS153逻辑表达式逻辑符号八中选一数据选择器CT74LS151八选一需三位地址码八中选一数据选择器CT74LS151（二）数据选择器的应用例：试用最少数量的四选一选择器扩展成八选一选择器。解：（1）用一片双四选一数据选择器，实现八个输入端。 （2）用使能端形成高位地址，实现三位地址，控制八个输入。例：试用四选一数据选择器构成十六选一的选择器。第一级分为四组第二级控制选择第一组中的一组。例5-2-19 某数字电路的逻辑图如图5-2-52所示，试判断该电路的逻辑功能。 解：图中有一片8选1数据选择器。整个电路共有4个输入端和1个输出端。其中，4

27、个输入端中3个用于数据选择控制，1个用于数据输入 8选1数据选择器输入、输出之间的逻辑表达式为根据图中输入信号的连接可知， ，D0=D1=D3=D7=1，D2=D5=0，D4= ，D6=D，A=A0，B=A1，C=A2，F=Y，则 化简后得 由前面例题可知：数据选择器可以完成组合电路。对于四选一选择器其输出含数为：（三）应用数据选择器实现组合电路 可以看出对应A1A0的每一组取值，选定一个输入Di（例如取值10时选定D2.）。因此，对于任意一个具有N个变量的逻辑函数，可以从中任意取出两个变量作为地址码A1A0,而余下的（N-2）个变量组成22个函数-称为余函数，相当于Di，将它们分别接到相应的

28、输入端即可。 当用M个地址代码的选择器实现N个变量的函数时，则只需从N个变量中任取M个变量作地址代码，用（N-M)个变量组成的2M个余函数接到相应的数据输入端。 求余函数的方法：代数法和卡诺图法。（三）应用数据选择器实现组合电路例: 使用四选一数据选择器实现一位全加器（用代数法求余函数）解：已知全加器的表达式为选择A,B位地址代码A1,A0四选一的函数式是二、数据分配器（一）数据分配器的功能分配器与选择器的功能相反 当F = 1时它即为普通的译码器。一输入多输出逻辑符号讲义P316(b) 2线-4线译码器的功能表 (a) 1-4数据分配器的功能表 （二）数据分配器的应用例：用数据选择器和分配器

29、实现信息的“并行串行并行”传送。由译码器连成的数据分配器0 0 00110译码禁止译码01第五节 奇偶检验电路（2）奇偶检验（1）奇偶检验码一、奇偶检验信息位：由若干位二进制代码构成奇偶检验位：一位代码构成奇检验：整个码组中的个数为奇数偶检验：整个码组中的个数为偶数FEV偶检验位FOD奇检验位P317发送信息码(N位)接收信息码(N位)+检验位(1位)检验位(1位)检验结果二、奇偶位产生和检验电路异或门的功能：奇数个1的连续异或运算其结果为1； 偶数个1的连续异或运算其结果为0。S = 0，传输无误；S = 1传输有误。FE=B3B2B1B0S=B3B2B1B0FE发送端偶检验位表达式：接受端

30、偶检验位表达式：奇偶校验电路的逻辑符号和功能表 第六节 模块化设计概述选择合适的集成电路；减少电路所需的模块总数；降低成本；提高电路可靠性。（1）根据电路的逻辑功能要求画出电路结构框图，且按 功能将其划分成若干个子方框。（2）根据各子功能框的要求，选用合适的MSI或LSI。（3）根据实际情况，有时需按传统设计方法设计出相关 的接口电路和外围辅助电路。设计步骤：设计原则： 例：设计一个将8421BCD码转换成余3BCD码的码组转换器。（2）采用与逻辑电路输出端等同数量的数据选择器 且附加门（本题需用四个选择器）。（3）采用译码器附加相应数量门（本题需一块4线-16线译 码器和四个门）。（5）采用

31、ROM和可编程逻辑器件（与或阵列实现）。经比较，采用第(4)种方法最经济合理。（1）利用经典的传统设计法，用SSI实现（见例）。（4）采用一块四位二进制加法器（见例）。第七节 组合电路中的竞争与冒险一、冒险与竞争冒险的分类：静态冒险 是指由某一输入变量变化，使输出出现冒险现象。静态险分静态0险和1险，如下图所示：动态冒险 如果有两个或两个以上的输入信号发生变化，使得输出信号出现冒险现象，称为动态冒险。动态冒险一般产生在由三级或更多级逻辑的电路中。 竞争：冒险：在组合电路中，信号经由不同的途径达到某一会合点的时间有先有后。由于竞争而引起电路输出发生瞬间错误现象。表现为输出端出现了原设计中没有的窄

32、脉冲，常称其为毛刺。第七节 组合电路中的竞争与冒险一、冒险与竞争竞争：冒险： 在组合电路中，信号经由不同的途径达到某一会合点的时间有先有后。 由于竞争而引起电路输出发生瞬间错误现象。表现为输出端出现了原设计中没有的窄脉冲，常称其为毛刺。P330二、竞争与冒险的判断代数法：或的形式时，A变量的变化可能引起险象。卡诺图法：如函数卡诺图上为简化作的圈相切，且相切处又无其他圈包含，则可能有险象。如图所示电路的卡诺图两圈相切，故有险象。三、冒险现象的消除1. 利用冗余项 如图所示卡诺图，只要在两圈相切处增加一个圈（冗余），就能消除冒险。三、冒险现象的消除1. 利用冗余项. 吸收法 在输出端加小电容C可消

33、除毛刺如下图所示。但是输出波形的前后沿将变坏, 在对波形要求较严格时，应再加整形电路。.取样法1. 利用冗余项. 吸收法 电路稳定后加入取样脉冲，在取样脉冲作用期间输出的信号才有效，可以避免毛刺影响输出波形。加取样脉冲原则： “或”门及“或非”门加负取样脉冲 “与”门及“与非”门加正取样脉冲三、冒险现象的消除利用冗余项：只能消除逻辑冒险，而不能消除功能冒险，适 用范围有限。三种方法比较：取样法：加取样脉冲对逻辑冒险及功能冒险都有效。目前大 多数中规模集成模块都设有使能端，可以将取样信 号作用于该端，待电路稳定后才使输出有效。吸收法：加滤波电容使输出信号变坏，引起波形的上升、下 降时间变长，不宜在中间级使用。实验调试阶段采 用的应急措施。 用加法器、比较器、译码器、编码器、数据选择器和码组检验器等设计特定电路。 任何时刻的输出仅决定于当时的输入，而与电路原来的状态无关。它由基本门构成，不含存贮电路和记忆元件，且无反馈线。根据已经给定的逻辑电路，描述其逻辑功能。根据设计要求构成功能正确、经济、可靠的电路。（