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文档简介
1、第十章 存储器设计第一节 简介第二节 动态随机存储器 DRAM第三节 静态随机存储器 SRAM第四节 只读存储器ROM第五节 非易失存储器 NVM第一节 简介一、存储器的分类二、存储器的总体结构三、存储器的时序一、存储器的分类随机存取存储器 RAMRandom Access Memory可以进行写入和读出的半导体存储器数据在断电后消失,具有挥发性只读存储器 ROMRead Only Memory专供读出用的存储器,一般不具备写入,或只能特殊条件下写入。数据在断电后仍保持,具有非挥发性。L1CacheL2/L3CacheMain MemoryHard Disk DriveCPU现代计算机系统的存
2、储器体系结构DRAML3,Main Memory SRAMCache (L1, L2)存储器集成电路可读写存储器 RWM非易失读写存储器 NVRWM只读存储器 ROM随机存取非随机存取 二、存储器的总体结构三、存储器的时序RWM的时序第二节 DRAMDRAM的结构ITIC DRAM的工作原理ITIC DRAM的设计DRAM的总体结构DRAM的外围电路DRAM的结构ITIC DRAM的结构存储电容的上极板poly接VDD,保证硅中形成反型层存储电容下极板上电位的不同决定了存储信息,0,1DRAM 动态随机存取存储器 由于存储在电容中的电荷会泄露,需要刷新。ITIC DRAM的工作原理x存储电容C
3、sA(COXCj)写信息(字线)WL为高,M1导通,BL(位线)对电容充放电,写1时有阈值损失存信息:WL为低,M1关断,信号存在Cs上。由于pn结有泄漏,所存信息不能长期稳定保存,一般要求保持时间内,所存高电平下降不小于20,否则刷新读信息: WL为高,M1导通,所存电荷在Cs和位线上再分配,读出信号微弱,而且是破坏性的。ITIC DRAM读信息时的电荷分配Cs存“1”时M1未开启时Cs上存的电荷为Qs1 CsVs1BL被预充到VR,其上的电荷为QB1CBLVRM1导通后,Cs与CBL间电荷再分配,但总电荷不变结果BL上的电位为VB1同理,Cs存“0”时BL上的电位VB0读出电路必须分辩的电
4、位差对于大容量DRAM,CBL远大于Cs,一般十几倍,因此DRAM的读出信号VB很微弱,需要使用灵敏放大器(SA)问题: 1、电荷再分配破坏了Cs原先存的信息 2、读出信号非常微弱 TV!BLVBL最后稳定在(VDD)SAPV!BL最后稳定在(GND)SANVBL0读00为提高速度并不等一侧位线下降为低电平,而是只要位线间建立一定的信号差就送读出放大器,放大输出。需要灵敏放大器,不用再生SRAM写操作写操作时,选中单元WL为高,M5,M6导通。位线BL,!BL准备好待写入的信号。写1,BL1VDD,写0, BL0。BL、!BL通过M6、M5对Q、!Q强迫充放电,与单元内原先存储的状态无关。写操
5、作结束后,双稳单元将信息保存。SRAM写0SRAM 静态随机存取存储器工作原理 不需要刷新。VDDGNDQQWLBLBLM1M3M4M2M5M66T SRAM电流镜负载CMOS差分放大器v1v2作用提高读出速度。放大微小的电压差。差分输入信号Vinv1v2,放大后产生的差分输出电流为 iouti1i2i1 i2IsVoutRLiout是M1,M2的导电因子要求:M4,M5完全对称。M1,M2完全对称为了在提高灵敏度的同时,又能抗干扰,有时采用二级放大SRAM及其外围电路位线负载晶体管列选择灵敏放大器 (列公用)数据读写电路SRAM中的地址探测技术提高速度、节省功耗利用地址变化探测电路,一旦地址
6、变化,产生ATD信号,并用ATD触发其它时钟及控制信号开始读/写操作。使SRAM工作于异步模式,按需操作,不必受同步时钟的控制。ATD为正脉冲时,SRAM开始工作结构与原理第四节只读存储器(ROM)分为掩膜式编程式可擦写式 掩膜和编程式ROM的结构NOR ROM选中的行Ri为高电平,其余维持低无nMOS的存“1”有nMOS的存“0”ROM的编程方式离子注入掩膜版编程 通过离子注入产生增强和耗尽型MOSFET,用这两种晶体管表示所存的信息。有源区掩膜版编程 通过有源区是否跨越多晶硅行线区分是否形成MOSFET。引线孔掩膜版编程 通过MOSFET的漏是否有接地的引线孔,来区分所存的信息。ROM及其外围电路第五节 非易失存储器 NVM作为可编程、可擦除的ROM,需要满足的基本条件:编程时间短(Vtn0读操作时,WL上的偏压VR满足Vtn1VRVtn0Floating-Gate Tunnel Oxide (FLOTOX)擦写时WL接高电平,BL接低电平,其它字线接低电平,位线接高电平。低 高高高高闪存结构与EEPROM相同,是单管结构,编程和擦除是以模块形式进行Flash EEPROM 存储器编程方式与EPROM相同,采用热电子注入擦
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