Spartan-3EFPGA中文数据手册摘要

1、Spartan-3E家族的体系结构：由5个基本可编程功能元件组成可配置逻辑块（CLB）: 包括了用作触发器或锁存器的执行逻辑电路加存储 元件结构的可变形的查找表（LUT）。CLB执行多种类的逻辑功能，也包括对数据的存储。输入输出块（IOB）: 控制IO管脚和器件内部逻辑电路之间的数据流。每个IOB支持双向的数据传输和三态操作。对多种类信号标准的支持，包括了四种高性能的差分标准。DDR寄存器也包括在内。块状RAM : 以18Kb 双口块的形式提供数据存储功能。乘法器块 : 输入两个18b 二进制数计算乘积。数字时钟管理器（DCM）块 : 提供自校准的完全数字解决方案，用于对时钟信号进行分配，延迟

2、，倍频，分频和移相。互连所有五种功能元件并在它们之间传输信号的发达路径网络是Spartan-3E家族的特点。每个功能元件都关联到一个开关矩阵，使得布线有多种连接路径。Configuration:对Spartan-3E进行编程是通过加载存储于可靠的、可擦写的、静态CMOS配置锁存器（CCL）里面的配置数据。FPGA的配置数据是存储于外部的PROM或者是其他非易失性媒体，无论其是否在板上。在上电后，配置数据就写进FPGA，这有7种不同方式：从赛灵思 Platform Flash PROM 读取的主动串行方式。从工业标准SPI串行Flash读取的串行外设接口SPI方式。从工业标准的8或8/16 并行

3、NOR Flash 向上或向下读取的字节外 设接口BPI方式。被动串行方式，以从处理器下载为典型。被动并行方式，以从处理器下载为典型。边界扫描（JTAG），以从处理器或系统调试器下载为典型。I/O Capabilities_IO能力Spartan-3E的SelectIO接口支持许多流行的单端和差分标准。表二列举用户IO数量和对应于各种器件与封装的不同组合的可用差分对数量。Spartan-3E支持以下单端标准： 3.3V low-voltage TTL (LVTTL) Low-voltage CMOS (LVCMOS) at 3.3V, 2.5V, 1.8V,1.5V, or 1.2V 3V P

4、CI at 33 MHz, and in some devices, 66 MHz HSTL I and III at 1.8V, commonly used in memory applications SSTL I at 1.8V and 2.5V, commonly used for memory applicationsSpartan-3E支持以下差分标准： LVDS Bus LVDS mini-LVDS RSDS Differential HSTL (1.8V, Types I and III) Differential SSTL (2.5V and 1.8V, Type I) 2.

5、5V LVPECL inputsIOB提供了器件管脚与内部逻辑之间的可编程单向或双向的接口。与斯巴达3系列芯片的IOB是相似的，但有如下的区别：增加了只输入block；所有block增加了可编程的输入延迟；邻近的IOB可以共享DDR触发器。单向只输入block有IOB的完整功能子集。因此它没有任何连接和逻辑电路作为输出通路。下面的段落都已经规定任何涉及输出功能都不会应用于只输入block。只输入block的数量随器件规模而改变，但是绝不会超过总IOB数量的25%。在IOB内有三条主要信号路径：输出通路，输入通路和三态通路。每个通路各有属于它们自己的一对可用作寄存器或锁存器的存储元件。三种主要信

6、号路径如下：输入通路从管脚开始运输数据，通过可选的可编程延迟元件直接到达I线路。延迟元件后，是通过一对存储元件到达IQ1、IQ2通向内部逻辑。延迟元件能被设置为确保保持时间为零。输出路径，从O1和O2线路开始，通过一个多路复用器和一个三态驱动器把数据从内部逻辑带到IOB的管脚。除了这直接路径外，还包括由多路复用器提供插入一对存储元件的选择。三态通路决定输出驱动器什么时候为高阻状态。T1和T2线路把数据从内部逻辑送到一个多路复用器，然后到达输出驱动器。除了这直接路径外，还包括由多路复用器提供插入一对存储元件的选择。所有信号路径都要进入IOB，包括那些与存储元件关联的，有反相器选项的。所有在这些路

7、径上的反相器都会自动地收入IOB中。Notes: 1. 所有在IOB内部的控制和输出通路信号都有反极性选项。2. 以虚线标示的IDDRIN1/ IDDRIN2信号只能以差分对的形式连接到相邻的IOB，而不是连接到FPGA内部。Input Delay Functions每一个IOB都有可编程的延迟block，可以有选择性的延迟输入信号。延迟值是在配置芯片期间一次性建立，在器件运行期间是无法被更改的。输入延迟元件的主要作用是调整输入延迟通路以保证当使用全局时钟控制输入触发器时没有保持时间的要求。默认值是由赛灵思的软件工具根据器件规模和触发器所在的具体器件的边缘自动选择的。赛灵思ISE软件会在实现工

8、具生成的映射表报告中指出设置值，并且，时序分析工具会报告因此对输入时序产生的影响。如果在时钟通路上使用DCM，那么可以确实地把延迟元件设置为零，这是因为Delay-Locked Loop (DLL) 的自动补偿确保了没有保持时间的需要。同步和异步的值都可以改变，这对于在时钟或者是数据输入有额外延迟要求时是很有用的，例如，对于不同类型RAM的接口。Storage Element Functions (存储元件功能)在每一个IOB里都有三对存储元件，每一对对应三条通路中的一条。配置每一个存储元件使其作为边缘触发D触发器（FD）或者是电平触发的锁存器（LD）是有可能的。在输出通路或者是三态通路上的存

9、储元件对都可以和专用的多路复用器以其发起DDR传输。DDR传输的实现是通过把数据与时钟上升沿（SDRAM传输模式）进行同步转变为数据与时钟上升沿和下降沿都进行同步的方式。这两个寄存器和一个多路复用器的组合称为一个DDR D类触发器（ODDR2）。D : 输入 ; Q : 输出 ;CK :时钟; CE :时钟使能 ;SR : (置/复位) ； REV (取反) : 配合SR使用,使存储单元进入SR的相反状态,If both SR and REV are active at the same time, the storage element gets a value of 0.输出通路和三态通路

10、的高位寄存器公用一个公共时钟。OTCLK1时钟信号驱动输出通路和三态通路的高位寄存器的CK时钟输入。类似地，OTCLK2驱动输出通路和三态通路的低位寄存器的CK输入。输入通路的高位和低位的寄存器有独立时钟线路：ICLK1和 ICLK2。OCE使能线路控制输出通路高位和低位寄存器的CE输入。类似地，TCE控制三态通路的这两个寄存器的CE输入，ICE控制输入通路的这两个寄存器。进入IOB的置位/复位（SR）线路和翻转线路（REV）控制全部6个寄存器.每个存储元件又支持了如Table 5描述的控制机构：Double-Data-Rate Transmission 双数据速率传输双重数据速率DDR传输描

11、述的是，使信号既和时钟的上升沿又和时钟的下降沿进行同步的技术。Spartan-3E器件在全部三个IOB通路中使用两个寄存器执行DDR操作。在IOB的输出通路（OFF1 和OFF2）上，一对存储元件被作为寄存器，与专用的多路复用器结合，组成一个DDR D触发器（ODDR2）.这个原始的设计允许输出数据比特与时钟上下沿同步进行DDR传输。DDR操作需要两个时钟信号（通常为50%占空比），互为反相。这些信号交替地触发这两个寄存器（如下图）。 DCM 对一个输入信号做镜像，然后移相180，于是产生两个时钟信号。这种途径确保这两个信号的偏差最小。还有一种选择，IOB内部的反相器可以用来对时钟信号反相，因

12、此，只需要使用一个时钟线路，此时这个时钟的上下沿会相当于触发DDR触发器的两个时钟。在三态通路上的一对存储元件（TFF1 和TFF2）也可以和本地的多路复用器组合起来构成一个DDR原语。这使输出使能和一个时钟的上下沿同步。这个DDR操作跟输出通路上的道理一样。输入通路的一对存储元件(IFF1 和IFF2)允许IO接收DDR信号。一个DDR输入时钟信号触发一个寄存器，而反相的时钟信号则触发另外一个寄存器。两个寄存器轮流从输入信号中捕获DDR数据比特。拥有这个功能的原语叫做IDDR2.除了高带宽的数据传输，DDR输出也可以对输出时钟信号进行再生，或者镜像。这种途径可用于把时钟和数据一起发送（源同步

13、）。一种类似的途径是用来再生多个输出的单个时钟信号。这些途径的优点是输出信号之间的偏差最小。Rerister Cascade Feature 寄存器级联特性在Spartan-3E家族里，任一IOB的差分对中的输入存储元件可以和在另一个IOB的差分对中的输入存储元件级联。这会使得DDR的高速操作执行起来变得更加简单。新的可用的DDR连接在图5所示的虚线，并且仅仅在IOB之间的路径有效，不允许到达FPGA内部。要注意这个特性仅仅是在使用差分IO标准LVDS，RSDS和MINI_LVDS时才有效。IDDR2作为一对DDR输入，输入到主IOB的寄存器数据，出现在ICLK1（=D1）的上升沿和ICLK2

14、（=D2）的上升沿。然后，数据传输到FPGA的内部。（Figure8）在某些情况下，两个信号都必须被带到相同的时钟区域，典型地为ICLK1。这对于高频率是有难度的，因为可用的时间仅仅是一个时钟周期（假定占空比为50%）的一半。 在Spartan-3E器件里，信号D2能够和相邻的从IOB的存储元件级联。在那里它被ICLK1重新注册成D2，然后只是送到已经和D1处于相同时钟区域的FPGA内部。这里，FPGA内部仅仅使用时钟ICLK1去处理接收的数据。（Figure9）ODDR2作为一对DDR输出，在OCLK1(=D1)和OCLK2(=D2)的上升沿，主IOB寄存器收到来自FPGA内部的数据。这两位

15、数据被DDR多路复用器复用到输出管脚。D2的数据必须在经过OCLK1的时钟区域到达OCLK2的时钟区域后使用FPGA的slice触发器重新同步。在高频下，布局是关键，因为可用的同步信号只有半个时钟周期。SelectIO Signal Standards_选择IO信号标准在一个设计里，去定义一个信号传输标准，应当把IOSTANDARD属性设置在一个恰当的值上。为特别优化对差分标准的支持，器件和封装两者的每种组合里均指定了具体的IO对。在管脚和区域约束编辑器（PACE）的“显示差分对”选项里显示了这些差分对。一个唯一的L-number，管脚名部分，确定了与每个bank关联的线对。对于每一对，字母P

16、和N分别指定了正和反线。例如，管脚名字IO_L43P_3和IO_L43N_3指示了组成bank3上的线对L43的正和反线。Vcco提供输出电流，又为片内差分终端提供电源。当使用片内差分终端时，Vcco必须是2.5V。在差分操作时，不对VREF线路作要求。On-Chip Differential Termination_片内差分终端Spartan-3E器件在片内提供了跨在输入差分接收终端设备上的约为120的差分终端电阻。在Spartan-3E器件里的片内输入差分终端电阻从内消除了在差分接收电路里常见的100的终端电阻。差分终端电阻用于保证对LVDS，mini-LVDS和SDS的应用。片内差分终端

17、电阻在使用Vcco=2.5V的bank里可用，并且对于特定的输入管脚是不被支持的。把DIFF_TERM属性设置为TRUE时使能一对差分IO管脚的差分终端电阻。在UCF文件中，DIFF_TERM属性使用以下语法:INST DIFF_TERM = “”；Pull-Up and Pull-Down Resistors _ 上拉和下拉电阻每个IOB里可选的上拉和下拉电阻可以强制一个悬空的IO或者是只输入的管脚处于固定状态。上拉和下拉电阻经常被用于未使用的IO、输入和三态输出管脚上，几乎也可以用于任何的IO或者只输入管脚。上拉电阻连接IOB和Vcco。阻抗值由Vcco的电压值决定。下拉电阻连接IOB和地。 PULLUP 和PULLDOWN属性和Library原语可以启用这些可选的电阻。默认情况下，下拉电阻端接所有没被使用的IO和只输入管脚。没被使用的IO和只输入管脚可以人为调整为上拉或是悬空。要改变没使用的IO管脚的设置，设置比特流发生器(BitGen)的UnusedPin的选项