汇编语言与计算机系统组成第6章--存储系统课件

1、6.1 概述6.1.1 存储器分类1. 按存储介质分类(1) 半导体存储器(2) 磁表面存储器(3) 磁芯存储器(4) 光盘存储器易失TTL 、MOS磁头、载磁体硬磁材料、环状元件激光、磁光材料非易失16.1.1 存储器分类(1) 存取时间与物理地址无关（随机访问） 顺序存取存储器 磁带2. 按存取方式分类(2) 存取时间与物理地址有关（串行访问） 随机存储器 只读存储器 直接存取存储器 磁盘26.1.1 存储器分类磁盘 磁带 光盘 高速缓冲存储器（Cache）Flash Memory存储器主存储器辅助存储器MROMPROMEPROMEEPROMRAMROM静态 RAM动态 RAM3. 按在计

2、算机中的作用分类36.1.2 主存的主要技术指标(2) 存储速度(1) 存储容量(3) 存储器的带宽主存 存放二进制代码的总数量 读出时间 写入时间 存储器的 访问时间 存取时间 存取周期 读周期 写周期 连续两次独立的存储器操作（读或写）所需的 最小间隔时间 位/秒46.2 存储原理半导体存储器的存储原理双极型半导体存储器 5半导体存储器的存储原理SRAM存储器 1T4T触发器5TT6、行开关7TT8、列开关7TT8、一列共用6SRAM的写操作写入“1” I/O=1， I/O=0开启T5、T6、T7、T8 写入“0” I/O=0， I/O=1开启T5、T6、T7、T8 7SRAM的读操作选中

3、一个存储单元开启该单元的T5、T6、T7、T8管 存储单元的信息被送至I/O和I/O线 8DRAM存储器写入“1”时I/O=“1”，I/O=“0”字选择线的高电位打开T5、T6管信息送至A，B端，存储在T1、T2管的栅极电容上。 读出时，预充信号使T9、T10管导通，电源向电容CD、CD充电 若存储的信息为“1”，则电容C2上有电荷T2导通，T1截止CD经T2放电，故D=“0”，D=“1”，信号通过I/O和I/O线输出同时，D上的电荷通过A点向C2充电。故读出数据的同时刷新了存储单元信息。 9只读存储器ROMMROM 需要输出“1”的地方使用一个MOS管，需要输出“0”的地方不用 10PROM

4、 PROM(Programmable ROM)是可以一次性编程的只读存储器 11EPROM EPROM(Erasable PROM)可以多次编程、多次擦除 EEPROM(Electrically Erasable PROM)电气方法将存储内容擦除，再重写12Flash EPROM 闪速存储器Flash EPROM用电信号擦除。与EEPROM相比，Flash EPROM：价格低、容量大、性能价格比更高、可靠性更高比较适合于作为一种高密度、非易失性的数据采集和存储器件。在便携式计算机、工业控制系统及单片机系统中得到广泛应用。 13磁表面存储器的存储原理 特点：容量大、每位价格低；磁介质可以反复使用

5、；不需要加电就能够长期存放程序和数据；非破坏性读出 14磁表面存储器的主要技术指标 记录密度存储容量平均存取时间数据传输率误码率15磁存储原理和记录方式 1. 磁存储原理写局部磁化单元载磁体写线圈SNI局部磁化单元写线圈SN铁芯磁通磁层写入“0”写入“1”I16磁存储原理N读线圈S读线圈SN铁芯磁通磁层运动方向运动方向ssttffee读出 “0”读出 “1”读17记录方式011100010数据序列RZNRZNRZ1PMFMMFMT位周期18评价记录方式的主要指标 编码效率 位密度与最大磁化翻转密度之比，即每次磁化状态翻转所存储的数据信息位的多少 自同步能力 检读分辨率 指从单个磁道读出的脉冲序

6、列中提取同步时钟脉冲的难易程度 磁记录系统对读出信号的分辨能力 19光存储器的存储原理 1. 概述采用光存储技术采用非磁性介质采用磁性介质第一代光存储技术第二代光存储技术不可擦写可擦写2. 光盘的存储原理只读型和只写一次型可擦写光盘热作用（物理或化学变化）热磁效应206.3 主存储器的组织主存中存储单元地址的分配 不同机器的存储字长度不同，常用8位二进制数表示一个字节，而存储字长都取8的倍数。通常计算机系统既能够按字寻址，又能够按字节寻址 21SRAM存储器的逻辑结构字节线选法用一根字选择线(字线)，直接选中一个存储单元的各位22SRAM存储器的逻辑结构2D结构：重合法，被选中单元是由X、Y两

7、个方向的地址决定的 23SRAM存储器的逻辑结构地址译码有两种方式：单译码方式双译码方式适用于小容量存储器适用于大容量存储器24SRAM存储芯片举例Intel 2114存储芯片容量为1K4位。A9A0为地址线；I/O1I/O4为数据输入/输出端 WE：写允许，低电平有效CS：片选，低电平有效A3A8：行译码，产生64根行选择线 A0A2与A9 ：列译码，产生16根列选择线每根列选择线控制一组4位同时进行读或写操作 CS=0及WE=0，写入CS=0及WE=1，读出25SRAM存储器的读周期ACSDOUT地址有效地址失效片选失效数据有效数据稳定高阻tAtCOtOHAtOTDtRC片选有效读周期 t

8、RC 地址有效 下一次地址有效读时间 tA 地址有效数据稳定 tCO 片选有效数据稳定tOTD 片选失效输出高阻tOHA 地址失效后的数据维持时间26SRAM存储器的写周期ACSWEDOUTDINtWCtWtAWtDWtDHtWR写周期 tWC 地址有效下一次地址有效写时间 tW 写命令 WE 的有效时间tAW 地址有效片选有效的滞后时间tWR 片选失效下一次地址有效tDW 数据稳定 WE 失效tDH WE 失效后的数据维持时间27DRAM存储器的逻辑结构DRAM、 SRAM相同点：存储阵列排列成矩阵DRAM、 SRAM不同点：DRAM有行选通RAS和列选通CASSRAM没有28DRAM存储芯

9、片举例DRAM存储器芯片211629DRAM存储器的读写周期 行、列地址分开传送写时序行地址 RAS 有效写允许 WE 有效(高)数据 DOUT 有效数据 DIN 有效读时序行地址 RAS 有效写允许 WE 有效(低)列地址 CAS 有效列地址 CAS 有效30DRAM存储器的刷新 刷新与行地址有关 集中刷新（存取周期为0.5s）“死区比例” 为 32/4000 100% = 0.8%“死区” 为 0.5 s 32 = 16 s周期序号地址序号tc0123967396801tctctctc3999VW0131读/写或维持刷新读/写或维持3968个周期（1984）32个周期（16）刷新时间间隔（

10、2ms）刷新序号sstcXtcY 以 32 32 矩阵为例31分散刷新（存取周期为1s）tC = tM + tR读写刷新无 “死区”(存取周期为 0.5 s + 0.5 s)W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新间隔128个读写周期以 128 128 矩阵为例32分散刷新与集中刷新相结合对于 128 128 的存储芯片（存取周期为 0.5s）将刷新安排在指令译码阶段，不会出现 “死区”“死区” 为 0.5 s若每隔 15.6 s 刷新一行而且每行每隔 2 ms 刷新一次若每隔 2 ms 集中刷新一次“死区” 为 64 s33DRAM和SRAM

11、的比较DRAMSRAM存储原理集成度芯片引脚功耗价格速度刷新电容触发器高低少多小大低高慢快有无主存缓存34主存储器与CPU的连接 1. 存储器容量的扩展 (1) 位扩展（增加存储字长） 用 2片 1K 4位 存储芯片组成 1K 8位 的存储器10根地址线8根数据线DDD0479AA021142114CSWE35字扩展 用 2片 1K 8位 存储芯片组成 2K 8位 的存储器11根地址线8根数据线 1K 8位 1K 8位D7D0WEA1A0A9CS0A10 1CS136字、位同时扩展 用 8片 1K 4位 存储芯片组成 4K 8位 的存储器8根数据线12根地址线WEA8A9A0.D7D0A11A

12、10CS0CS1CS2CS3片选译码.1K41K41K41K41K41K41K41K437存储器与CPU的连接 (1) 地址线的连接(2) 数据线的连接(3) 读/写线的连接(4) 片选线的连接(5) 合理选用芯片(6) 其他 时序、负载38例6.1 某计算机系统中地址空间0000H1FFFH(16进制) 分配为ROM区域，用一片8K8位的ROM芯片。要求采用8K4位的DRAM芯片形成一个16K8位的RAM区域，起始地址为2000H。DRAM芯片有和信号控制端。设CPU的接口信号有地址信号、数据信号、控制信号MREQ和读/写控制信号R/W。请画出CPU和存储器的连接图。 39例6.1 解第一步

13、，先画出整个存储器的地址空间分布图 ROMRAM1RAM200001FFF20003FFF40005FFF60008K8K8K第二步，确定芯片的数量及类型1片ROM8K8位2片RAM8K4位2片RAM8K4位第三步，分配CPU的地址线。 将CPU的低13位地址线A0A12与ROM和RAM芯片的地址线连接；A13、A14用于形成片选信号。 第四步，片选信号的形成 40例6.1 解41例6.2 某计算机的主存地址空间中，从地址0000H到3FFFH为ROM存储区域，从4000H到5FFFH为保留地址区域，暂时不用，从6000H到FFFFH为RAM存储区域。RAM的控制信号为CS和WE，CPU的地址

14、线为A0A15，数据线为8位D0D7，控制信号有读写控制R/W和访存请求MREQ，ROM存储器芯片为16K字8位，RAM存储器芯片为8K字8位，使用3线8线译码器74LS138以及必要的基本逻辑门电路，试画出存储器与CPU的连接图。 42例6.2 解首先根据地址范围写出相应的二进制地址码 0 0 0 00 0 0 00 0 0 00 0 0 0A15A14A13 A11 A10 A7 A4 A3 A00 0 1 11 1 1 11 1 1 11 1 1 10 1 1 00 0 0 00 0 0 00 0 0 01 1 1 11 1 1 11 1 1 11 1 1 116K8位40K8位RAM5

15、片8K8位ROM1片16K8位第2步，确定芯片的数量及类型43例6.2 解第三步，分配CPU地址线 CPU、ROM以及5片RAM的A0A12连接，而CPU的A13则与ROM的A13连接。另外，CPU地址线A13A15用于形成片选信号。 第四步，形成片选信号 44例6.2 解45高级DRAM 1. EDRAM存储器芯片在DRAM芯片上集成了一个小容量cache，改进了DRAM芯片的性能芯片存储阵列被组织成2048行512列4位，即行列交叉处为4位存储单元，11条地址线，20位地址分为高11位和低9位，从地址线A0A10分两次送入芯片 46EDRAM存储器芯片首次读取数据行地址锁存器实际读出行地址

16、锁存器读出一行共5124位数据至SRAM输出4位数据读列选通信号CAS低9位列地址行选通信号RAS高11位地址第2次以后读取数据，输入的行地址首先和实际读出行地址锁存器的11位地址进行比较。如果比较结果相符合，则SRAM命中，再由输入的列地址从SRAM选中某一列(4位)数据输出 47高级DRAM2. FPM DRAM(Fast Page Mode DRAM)和EDO DRAM(Extended Data Output DRAM) 3. SDRAM(Synchronous DRAM，同步动态随机存取存储器)和DDR SDRAM存储器芯片 4. RDRAM(Rambus DRAM)存储器芯片 5.

17、 其它存储器芯片 SL DRAM(SyncLink DRAM，同步链动态存储器) VCM SRDRAM(Virtual Channel Memory SRDRAM，虚拟通道存储器) FCRAM(快速循环动态存储器) 486.4 高速缓冲存储器Cache程序的局部性原理是指程序总是趋向于使用最近使用过的指令和数据，也就是说程序执行时访问存储器地址的分布不是随机的，而是相对地簇聚这种簇聚包括指令和数据两部分。程序局部性包括程序的时间局部性和空间局部性。程序的时间局部性是指程序即将用到的信息很可能就是目前正在使用的信息。程序的空间局部性是指程序即将用到的信息很可能与目前正在使用的信息在空间上相邻或者

18、相近。 49Cache的基本原理 1存储空间分割 Cache按块进行管理。2Cache和主存分块 Cache和主存均被分割成大小相同的块。信息以块为单位调入Cache。相应地，CPU的访存地址被分割成两部分：块地址和块内位移：主存块地址用于查找该块在Cache中的位置，块内位移用于确定所访问的数据在该块中的位置。 主存地址：块地址块内位移50映象规则1. 全相联映象(fully associative) 全相联：主存中的任一块可以被放置到Cache中的任意一个位置。对比：阅览室位置 随便坐特点：空间利用率最高，冲突概率最低，实现最复杂。 51全相联映象01234567块号 Cache主存 块号

19、012345678910111213141552映象规则2. 直接映象(direct mapped)：直接映象：主存中的每一块只能被放置到Cache中唯一的一个位置(循环分配)。特点：空间利用率最低，冲突概率最高，实现最简单。53直接映象01234567块号 Cache主存 块号012345678910111213141554直接映象对于主存的第i 块，若它映象到Cache的第j块，则:ji mod (M ) （M为Cache的块数）设M2m，则当表示为二进制数时，j 实际上就是i的低m位。可以直接用主存块地址的低m位去选择直接映象Cache中的相应块。j主存块地址 i：m位55映象规则3.

20、组相联映象(set associative)： 组相联：主存中的每一块可以被放置到Cache中唯一的一个组中的任何一个位置。组相联是直接映象和全相联的一种折衷组的选择常采用位选择算法56组相联映象01234567块号 Cache主存 块号0123456789101112131415第 0 组第 1 组第 2 组第 3 组57组相联映象若主存第i 块映象到第k 组，则:ki mod(G) （G为Cache的组数）设G2g，则当表示为二进制数时，k实际上就是i 的低 g 位。上述的j 和k 通常称为索引如果每组中有n个块(nM/G)，则称该映象规则为n路组相联 58Cache数据的查找 Cache

21、中保存有主存块地址(实际上是块地址中不包含索引的高位部分，称为标识)和对应块地址的主存中的内容，其中主存块地址指出了该块中存放的内容是哪个主存块的。CPU访存时向Cache发出访存地址，该地址与Cache中存储的主存块地址进行比较，如果找到匹配的地址，则说明CPU需要的数据在Cache中，称为CPU访问Cache命中(hit)如果比较没有找到匹配的地址，则说明CPU需要的数据不在Cache中，称为CPU访问Cache不命中(miss)，或者失效。59Cache数据的替换替换算法所要解决的问题：当新调入一块，而Cache又已被占满时，替换哪一块？ 随机法 先进先出法FIFO(First-In-F

22、irst-Out) 最近最少使用法LRU(Least Recently Used) 60写策略 写直达法 也称为存直达法，执行“写”操作时，不仅把信息写入Cache中相应的块，同时写入下一级存储器(例如主存)中相应的块。 写回法 也称为拷回法，只把信息写入Cache中相应的块，并不立即把信息写入主存。只有在该块被替换时，才被写回主存。61Cache的组织 Cache存储体 地址映象变换机构 替换机构 62Cache性能分析 1.平均每位价格CC( C1S1C2S2 )/(S1S2)2.命中率（CPU访存时，在M1找到所需信息的概率）H 和失效率 FHN1/(N1N2)N1 访问M1的次数N2

23、访问M2的次数失效率F1H63Cache性能分析3.平均访问时间 TA命中时，访问时间为TA1(命中时间，hit time)不命中时的访问时间为TA2+TB+ TA1= TA1+TM其中TM= TA2+TB，它为从向M2发出请求到把整个数据块调入M1中所需的时间，TM称为失效开销。TB为传送一个信息块所需的时间。平均访问时间TATA1(1H )TM 或 TATA1FTMTA1 命中时间64改进Cache性能的方法 从三方面改进Cache性能(1) 降低失效率(2) 减少失效开销(3) 减少Cache命中时间 65降低Cache的失效率 (1) 强制性失效（Compulsory miss） (2

24、) 容量失效（Capacity miss） (3) 冲突失效（Conflict miss） 66降低Cache的失效率SPEC92典型程序给出了上述三种失效所占的比例 67降低Cache失效率的方法1. 增加Cache块大小 68降低Cache失效率的方法2. 提高相联度 提高相联度是以增加命中时间为代价 3. Victim Cache 在Cache和它与下一级存储器的数据通路之间增设一个全相联的小Cache，称为Victim Cache 4. 伪相联Cache 正常命中时间伪命中时间失效开销时间69降低Cache失效率的方法5. 硬件预取技术 指令预取 数据预取6. 由编译器控制的预取 寄存

25、器预取，把数据取到寄存器中。 Cache预取，只将数据取到Cache中，不放入寄存器。 循环是预取优化的主要目标 7. 编译器优化 70减少Cache失效开销的方法 1. 让读失效优先于写 例6.3 考虑以下指令序列：SW 512(R0), R3 ;M512R3 (Cache索引为0)LW R1, 1024(R0) ;R1M1024 (Cache索引为0)LW R2, 512(R0) ;R2M512 (Cache索引为0)假设Cache采用写直达法和直接映象，并且地址512和1024映象到同一块，写缓冲器为4个字，试问寄存器R2的值总等于R3的值吗？71减少Cache失效开销的方法例6.3 解

26、：在执行Store指令之后，R3中的数据被放入写缓冲器。接下来的第一条Load指令使用相同的Cache索引，因而产生一次失效。第二条Load指令欲把地址为512的存储单元的值读入寄存器R2中，这也会造成一次失效。如果此时写缓冲器还未将数据写入存储单元512中，那么第二条Load指令将把错误的旧值(从存储器)读入Cache和寄存器R2。如果不采用适当的预防措施，R2的值就不会等于R3的值。72减少Cache失效开销的方法2. 子块放置技术 把Cache块进一步划分为更小的块(子块)，并给每个子块赋予一位有效位，用于指明该子块中的数据是否有效。Cache与下一级存储器之间以子块为单位传送数据。但标

27、识仍以块为单位。标识匹配并不意味着这个字一定在Cache中，只有当与该字对应的有效位也为“1”时才是。失效时只需从下一级存储器中调入一个子块。73直接映象Cache中的子块标识1001111300110020001014000000子块74减少Cache失效开销的方法3. 请求字处理技术 (1) 尽早重启动(2) 请求字优先 4. 非阻塞Cache技术 5. 采用两级Cache 应该把Cache做得更快，还是应该把Cache做得更大？二者兼顾。通过在原有Cache和存储器之间增加另一级Cache，构成两级Cache 75两级Cache 平均访存时间命中时间L1失效率L1失效开销L1命中时间L1

28、失效率L1(命中时间L2失效率L2失效开销L2)局部失效率与全局失效率局部失效率该级Cache的失效次数/到达该级Cache的访存次数例如：上述式子中的失效率L2全局失效率该级Cache的失效次数/CPU发出的访存的总次数全局失效率L2失效率L1失效率L2评价第二级Cache时，应使用全局失效率这个指标。76两级Cache例6.4 假设在1000次访存中，第一级Cache失效40次，第二级Cache失效20次。试问：在这种情况下，该Cache系统的局部失效率和全局失效率各是多少？解： 第一级Cache的失效率（全局和局部）是40/1000，即4%；第二级Cache的局部失效率是20/40，即5

29、0%，第二级Cache的全局失效率是20/1000，即2%。77减少命中时间的方法1. 容量小、结构简单的Cache 2. 虚拟Cache 虚拟Cache：访问Cache的索引以及Cache中的标识都是虚拟地址(一部分)；虚拟Cache并没有流行起来，原因：每当进行进程切换时，由于新进程的虚拟地址（有可能与原进程的相同）所指向的物理空间与原进程的不同，故需要清空Cache。 操作系统和用户程序对于同一个物理地址可能采用两种以上不同形式的虚拟地址来访问，这些地址称为同义或别名。它们会导致同一个数据在虚拟Cache中存在两个副本 78虚拟Cache虚拟索引物理标识优点：兼得虚拟Cache和物理Ca

30、che的好处局限性：Cache容量受到限制(页内位移)Cache容量页大小相联度解决办法：提高相联度，如IBM3033的Cache页大小4KB相联度16Cache容量164KB64KB页内位移 索引 块内位移页地址地址标识31 12 11 079减少命中时间的方法3. 写操作流水化 806.5 外部存储器硬磁盘存储器 1. 硬磁盘存储器的类型(1) 固定磁头和移动磁头(2) 可换盘和固定盘2. 硬磁盘存储器结构磁 盘 控 制 器磁 盘 驱 动 器盘 片主 机81硬磁盘存储器磁盘磁盘组主轴磁头音圈电机位置检测定位驱动模拟控制放大闭环自动控制系统由磁盘控制器送来的目标磁道信号测速输出读写臂传动机构

31、主轴定位驱动数据控制(1) 磁盘驱动器82硬磁盘存储器(2) 磁盘控制器 接受主机发来的命令，转换成磁盘驱动器的控制命令 实现主机和驱动器之间的数据格式转换 控制磁盘驱动器读写通过总线(3) 盘片对主机对硬盘（设备）磁盘控制器 是主机与磁盘驱动器之间的 接口由硬质铝合金材料制成83硬磁盘存储器硬磁盘的信息分布 磁盘地址是由记录面号(也称磁头号)、磁道号和扇区号三部分组成。 84U盘存储器 U盘是采用Flash Memory存储介质和USB接口的移动存储设备 闪速存储器(Flash Memory)是一类非易失性存储器NVM(Non一Volatile Memory) 闪速存储器主要有几种不同的技术

32、 85闪速存储器的几种技术 (l) NOR技术 DINOR(Divided bit一lineNOR)技术是Mitsubishi与Hitachi公司发展的专利技术，从一定程度上改善了NOR技术在写性能上的不足 (2) NAND技术：市场主流技术Ultra-NAND技术 (3) AND技术 (4) 由EEPROM派生的闪速存储器 86光盘存储器 DVD光盘：DVD在速度、容量、技术和性能等方面都超越了CD光盘，并且向下兼容CD光盘存储器的组成 ：包括盘片、驱动器和控制器等组成部分 衡量驱动器的性能指标主要有如下三项： (1) 数据传输率 (2) 数据缓冲器容量 (3) 接口类型 87磁带存储器 磁

33、带存储器是由磁带和磁带机两部分组成。磁带按长度分有2400英尺、1200英尺、600英尺几种；按磁带宽度分有1/4英寸、12英寸、1英寸、3英寸几种；按记录密度分有800bpi、1600bpi、6250bpi等几种；按磁带表面并行记录信息的磁道数分有7道、9道、16道等；按磁带外形分有开盘式磁带和盒式磁带两种。现在计算机系统较广泛使用的两种标准磁带为：1/2英寸开盘式和1/4英寸盒式。 88磁带存储器数据流磁带机已成为现代计算机系统中主要的后备存储器，其位密度可达8000bpi 数据流磁带机是将数据连续地写在磁带上，两个数据块间插入记录间隙，使磁带机在数据块间不启停 896.6 物理存储系统的

34、组织存储系统的层次结构 从用户的角度来看，存储器的三个主要指标是：容量，速度，价格(每位价格)人们对这三个指标的期望这三个指标相互矛盾速度越快，每位价格越高；容量越大，每位价格越低；容量越大，速度越慢。解决方法：采用多种存储器技术，构成存储层次。 90多级存储层次CPUM1M2Mn91多级存储层次从主存的角度来看“Cache主存”层次：弥补主存速度的不足“主存辅存”层次： 弥补主存容量的不足92“Cache主存”层次辅助硬件Cache主 存CPU93“主存辅存”层次辅助软硬件主 存辅 存CPU94多级存储层次95磁盘冗余阵列 盘阵列(RAID，即Redundant Array of Inexp

35、ensive Disks)，即廉价磁盘冗余阵列，简称盘阵列技术 优点：容量大速度快可靠性高造价低廉 96RAID盘阵列分级RAID级数据磁盘数可正常工作的最多失效盘数检测磁盘数0 非冗余8001 镜像8182 存储器式EEC8143 位交叉奇偶校验8114 块交叉奇偶校验8115 块交叉分布奇偶校验8116 P+Q冗余8227 Cache + 异步82297RAID盘阵列分级RAID盘阵列共性：RAID由一组物理磁盘驱动器组成，操作系统视之为一个逻辑驱动器数据分布在一组物理磁盘上冗余信息被存储在冗余磁盘空间中，保证磁盘在万一损坏时可以恢复数据。98RAID0数据分块，即把数据分布在多个盘上。非

36、冗余阵列、无冗余信息严格地说,它不属于RAID系列。LHDMIEANJFBOKGC99RAID1RAID1亦称镜像盘，使用双备份磁盘。每当数据写入一个磁盘时，将该数据也写到另一个冗余盘，形成信息的两份复制品。特点：昂贵、系统可靠性高、效率低HFDBGECAGECAHFDB100RAID2 RAID2为位交叉式海明编码阵列。特点:并行存取，对磁盘阵列进行存取时，所有的磁盘都参加每个I/O请求的执行通过对各个数据盘上的相应位计算海明校验码，编码位存放在多个校验磁盘的对应位上使用海明编码来进行检测和纠正，数据传输率高需要多个磁盘存放检查及恢复信息, 使得RAID2技术实施更复杂，原理上比较优越，但冗

37、余信息的开销太大。101RAID2(存放的数据信息为4位)D0C0B0A0Ecc/DxD1C1B1A1D2C2B2A2D3C3B3A3Ecc/CxEcc/BxEcc/AxEcc/DyEcc/CyEcc/ByEcc/AyEcc/DzEcc/CzEcc/BzEcc/Az102RAID3RAID3为位交叉奇偶校验盘阵列，是单盘容错并行传输的阵列。数据以位或字节交叉的方式存于各盘，冗余的奇偶校验信息存储在一台专用盘上。将磁盘分组，读写要访问组中所有盘，每组中有一个盘作为校验盘。校验盘一般采用奇偶校验法，当一个磁盘出故障时，可以通过奇偶校验磁盘中的校验和来恢复出错数据。冗余盘中的奇偶校验和通常是模2和1

38、03RAID3数据传输率高，所有的I/O请求都涉及到所有的数据盘和冗余盘缺点是恢复时间较长，一次只能执行一个I/O请求D0C0B0A0D1C1B1A1D2C2B2A2D3C3B3A3D检验码C检验码B检验码A检验码校验码产生器位或字节104RAID4 RAID4为专用奇偶校验独立存取盘阵列数据以块(块大小可变)交叉的方式存于各盘，冗余的奇偶校验信息存在一台专用盘上与RAID3冗余代价相同访问数据的方法不同， RAID4中对一个数据的读操作是对两个磁盘的两次读操作分别读数据盘和校验盘105RAID4D0C0B0A0D1C1B1A1D2C2B2A2D3C3B3A3D检验码C检验码B检验码A检验码校

39、验码产生器数据块106RAID5 RAID5为块交叉分布式奇偶校验盘阵列，是旋转奇偶校验独立存取的阵列。即数据以块交叉的方式存于各盘，但无专用的校验盘，而是把冗余的奇偶校验信息均匀地分布在所有磁盘上。通过将校验信息分布到多个磁盘中，就不会出现RAID4中冗余磁盘成为写操作的瓶颈的问题107RAID5D4D3D21检验码C4C32检验码B43检验码4检验码A3A2A1A0B2B1B0C1C0D0校验码产生器E4E3E2E10检验码108RAID3、RAID4和RAID5比较RAID3和RAID4数据分布相同在RAID3中，每次都要访问所有盘(按条访问)，用于计算校验和。 RAID3一次写操作需要

40、读其他三个磁盘的数据，与需要写入的信息一起计算校验和；然后将新的数据写入数据盘，新的奇偶校验和写入奇偶校验盘109RAID3、RAID4和RAID5比较在RAID4中，允许读/写一个数据盘和校验盘(按块访问)，多个对盘的访问可以并行执行；写操作时，先根据新数据的位置读出旧数据及旧奇偶校验和，比较新旧数据找出改变位，再改变旧的奇偶校验和的相应位，然后写入新数据和新奇偶校验和，一次写实际是对两个磁盘的四次访问，代替RAID3中对所有磁盘的访问。110RAID3、RAID4和RAID5比较RAID4的缺点是奇偶校验磁盘必须在写时被修改，形成奇偶校验磁盘顺序写的瓶颈RAID5的奇偶校验信息分布在所有磁

41、盘中，避免了奇偶校验写的瓶颈只要需要访问的块单元不位于同一个磁盘中，这种组织方法就可以支持多个写操作同时执行。111RAID6 RAID6为双维奇偶校验独立存取盘阵列。数据以块(块大小可变)交叉的方式存于各盘，冗余的检、纠错信息均匀地分布在所有磁盘上。每次写入数据都要访问一个数据盘和两个校验盘，可容忍双盘出错。D3D2C2B2C检验码2检验码D检验码3检验码A2A1A0B1B0校验码产生器C1B检验码1检验码C0D1A检验码0检验码112RAID7RAID7为采用Cache和异步技术的RAID6，提高了响应速度和传输速率。C0B0A0C1B1A1C2B2A2C检验码B检验码A检验码实时操作系统

42、113并行存储技术 单体多字方式与多体并行方式 单体多字方式 ：多个并行存储器与同一个地址寄存器连接，所以同时被一个单元地址驱动，一次访问读出的是沿n个存储器顺序排列的n个字 多体方式：n个并行工作的存储器具有各自的地址寄存器和地址译码、驱动、读放和时序电路，能各自以同等的方式与CPU交换信息，形成可以同时工作又独立编址且容量相同的n个独立存储体 114单体多字方式与多体并行方式 115多体交叉编址 M0000000040008000C4j+0M0000100050009000D4j+1M000020006000A000E4j+2M000030007000B000F4j+3116多体交叉存储体分时工作原理 假设多体交叉存储器有4个分体组成，每个存储体一次读、写一个字。各个体分时启动，即每隔1/4存储周期启动一