电子系统设计-

1、电子系统设计实验指导课常用电子系统设计EDA技术及应用可编程逻辑器件及单片机的电子系统设计1实验概述实验学分为1个学分，共安排八次左右的实验。实验从第一/二周上指导课开始，请同学们根据要求看书预习、理解实验内容、形成设计思路；从第三/四周开始进实验室进行实验操作。实验不单独考试，以平时实验的当场检查（实验操作、结果及实验态度，60%）、实验报告（30%）及签到情况（10%）等决定实验成绩，作为整个电子系统设计课程成绩的一部分（30分）。实验教材为自编讲义电子系统设计及应用基础实验教程，2008年1月版。请同学们在第三/四周做实验之前去教材中心购买。2实验概述本实验设有FTP服务器，包含相关通知

2、、实验题及实验安排等实验要求、实验报告格式、实验相关软件、实验教材勘误表等：ftp:/eda:eda4:111请大家做实验时将FTP上的最新版本实验指导课课件及实验现场教学课件下载下来以便学习！实验地点：东四423(讲课及CPLD下载) / 421室/ 420室办公地点：东四422室（88206223）3内容要求掌握两种EDA软件（NI Circuit Design Suites Multisim、Lattice ispLEVER）的使用方法和设计流程；并结合本课程所学理论知识，掌握利用这些EDA软件设计数字电子系统和模拟电子系统的方法部分有兴趣的报名同学，初步掌握以单片机为核心的小信号测控综

3、合电路（含数模综合系统）的设计、编程及调试方法，为参加今年浙江大学电子设计竞赛建立基础理解在系统可编程逻辑器件ISP器件（CPLD）的意义及在系统可编程（ISP）这一术语的意义ispLEVER软件即是用于ISP器件设计开发的专业软件了解Lattice的ispLSI芯片的基本结构（组成部分）掌握ispLSI及ispGDS器件的编程方法（结合例子）4实验具体安排前三次所有同学都相同：第一次：实验指导课第二次：Multisim实验1（2人/组）第三次：Multisim实验2（2人/组）5实验具体安排（续）后五次分三种情况：第一种情况(大多数同学)：第四次：CPLD实验一（2人/组）第五七次：CPLD

4、实验二、三、四（2人/组）第八次：实验报告整理等机动安排第二种情况(单双周各10人，需在第五次实验前报名)：第四次：CPLD实验一（2人/组）第五六次：CPLD实验五（2人/组）第七八次：CPLD实验六、七（2人/组）第三种情况(有意报名参加电设竞赛提前培训及暑假末全校电设竞赛的春学期第三周周日截止，详见实验FTP上“实验安排及实验题”文档中第三部分的说明)：第四八次：单片机系统实验（3人/组）6CPLD实验部分完成要求（详见实验题文档）第一种情况：CPLD实验一、二、三、四第二种情况：CPLD实验一、五、六、七第三种情况：无其中，第二种情况中的CPLD实验五、六、七是提高性综合设计实验，会占

5、用您的课外时间，若有兴趣想做的话，请在第五次实验前向实验指导老师报名，老师会告诉您课外需要做哪些预习和设计准备工作；由于这几个实验为较高要求，需花时间自学摸索，所以成功完成这几个实验的同学将给予实验成绩的适当加分。7Multisim（NI Circuit Design Suite）实验部分完成要求（详见实验题文档）所有同学：Multisim实验1、2单片机系统实验部分完成要求另行通知！题目包括：流水灯（I/O口、按键）、多功能电子钟（定时器、液晶）、电压测试系统（A/D转换、输出控制、遥控器）、温度控制系统（DS18B20实验、串口通信）等由于单片机系统实验有一定的独创性，所以参加及完成单片机

6、系统实验的同学将给予实验成绩的适当加分。8实验现场检查要求本实验的CPLD实验部分要求将设计下载到实验板上演示操作成功登记。要求几个CPLD实验均下载成功（其中CPLD实验一只要求下载随机数发生器）。本实验的Multisim实验部分要求仿真演示成功登记。单片机系统实验部分检查要求另行通知！先达到所有要求先好，即先做完的同学后面的实验时间可以不必再来（但要注意本实验FTP上面关于交实验报告时间的通知）！9实验报告要求Multisim和CPLD两部分实验报告具体内容要求如下（单片机系统实验部分的实验报告要求另行通知）：1、Multisim的实验题目，设计电路图及方案说明，结果波形图；2、CPLD的

7、实验题目，CPLD器件的设计方案及其说明、仿真波形图（如系统中有GDS器件则还需包含其源文件及其说明），下载结果说明。在期末考试之前，将开放FTP上传权限，要求上传实验报告的电子版（如实验报告采用手写方式则无需上传电子版）和实验源代码（包括Multisim实验的源文件；CPLD实验的所有源文件及JED文件）（请大家平时做实验时注意保留备份），同时到东四-422室上交实验报告的纸质版。详情以后还会另行通知。10实验报告要求请按学校规定格式书写，否则退回重写，实验FTP上有电子版下载！一、实验目的和要求（必填） 二、实验内容和原理（必填）三、主要仪器设备（必填）四、操作方法和实验步骤（必填）五、实

8、验数据记录和处理六、实验结果与分析（必填）七、讨论、心得（必填）11实验报告及源代码上交要求第一种情况实验报告上交要求：1、Multisim部分：实验1；实验2中的四选二2、CPLD部分(三选一)：实验二 或 三 或 四第二种情况实验报告上交要求：1、Multisim部分：实验1；实验2中的四选二2、CPLD部分(三选一)：实验五 或 六 或 七第三种情况实验报告上交要求：1、Multisim部分：实验1；实验2中的四选二2、单片机系统实验部分(另行通知)注：所有实验源代码请全部上传！12本实验说明本实验要求综合应用以前学过的数电、模电、高频等课程知识及本课程理论课所学知识，并且掌握常用EDA

9、软件使用方法及可编程逻辑器件和单片机等的应用设计技术。本实验的形式主要是老师布置设计题目由同学自己去思考方案、设计实现，我们老师主要是提供硬件实验平台和软件使用指导。从第二次实验课就开始自己设计了，可以在寝室里做好带过来。我们老师当场检查登记，在检查时我们会提一些跟该次实验设计题目相关的问题，所以大家要独立思考，搞懂电路系统方案及其工作原理。13内容提要1、NI Circuit Design Suites Multisim2、应用可编程逻辑器件的电子系统设计3、单片机应用系统综合设计141加拿大Interactive Image Technologies公司推出的Electronics Wor

10、kbench软件（简称EWB软件）可以将不同类型的电路组成混合电路进行仿真，具有界面直观、操作方便等特点，创建电路、选用元件和测试仪器均可以图形方式直观完成。该软件提供了较为详细的电路分析手段，如电路的瞬态分析和稳态分析、时域和频域分析、器件的线性和非线性分析、电路的噪声分析和失真分析，以及离散傅立叶分析、电路零极点分析、交直流灵敏度分析和电路容差分析等共计十四种电路分析方法。EWB 5.05.12 Multisim 2001 Multisim 7 10 11NI Circuit Design Suites Mulitisim152000年底推出Multisim 2001（MultiSIM &

11、 Electronics Workbench）套件，有Power Professional、Professional和Personal三种版本。具有完全的数模A/D SPICE仿真能力，支持VHDL和Verilog-HDL语言，支持FPGA/CPLD器件的综合设计，支持RF射频模拟仿真，自带元件库多达16000种器件，而且元件库可在线更新或由用户自行下载新的元件库。2003年推出Multisim 7.0（Multisim & Electronics Workbench）版本套件（Multisim 2001相当于6.0版本），也包括Power Pro、Pro和Personal三种版本。可与Nat

12、ional Instruments公司的著名虚拟仪器软件LabVIEW集成，即在Multisim中除了可以利用其本身提供的示波器、万用表、函数发生器等虚拟仪器之外，还能利用第三方或用户自己在LabVIEW中开发的虚拟仪器，大大提高了选择电路测试方法的灵活性和广泛性；其自带元件库增加到了17000多种器件。2004年底推出Multisim 8.0版本套件。又增加了5000多种元件和6种虚拟仪器，在仿真速度上又比7.0提高了2/3。2005年底又推出最新的Multisim 9.0版本套件。可与LabVIEW更紧密地集成。16Multisim 8新增功能及改进仿真速度提高2/3新增6种虚拟仪器（例如

13、：4通道/4踪示波器等）新增虚拟仪器中包括“实际的”Agilent和Tektronix仪器Simulated “Real” Tektronix 4-channel TDS 2024 scopeSimulated “Real” Agilent 54622D Oscilloscope and 33120A Waveform Generator新增7种分析功能（例如：I-V特性曲线等）新增5000种带有仿真模型的虚拟器件新增测量探针（measurement probes），可迅速方便地显示某点实时电流、电压值NEW live Breadboarding environmentNEW Ladder D

14、iagrams, components and simulated mechanical equipment改进的电路规则检查功能（Electrical Rules Checking），包括可视化出错点标记符以及“zoom-to-error”（以出错点为中心放大电路图）功能NEW Text description box functionality (now synchronized with simulation)Simulation Profiles create and reuse SPICE parameter setsScreen capture utility makes crea

15、ting course materials even easier新增CE放大器电路向导（CE Amplifier Circuit Wizard）可自动产生满足指定参数的电路Vastly improved bus support including robust placement and editing, Bus Vector Connect and bus merge functionalityFaster component browser with robust filters & searchesNEW Model Makers for power electronicsNEW ”w

16、orst-case” algorithm17Multisim 9新增功能及改进可使用表达式来定制所需的电路分析功能可创建自己的虚拟仪器 NI LabVIEW虚拟仪器可在Multisim中使用与NI LabVIEW实现无缝文件交换 Multisim可读写NI LVM和TDM文件：使用LabVIEW中捕捉所得数据作为Multisim中的源 用现实世界的数据来驱动你的电路导出Multisim中的仿真结果到LabVIEW 可以很方便地比较预测结果和实际结果Enhanced variant support through the spreadsheet view新增电路向导（Circuit Wizard

17、s），可以很方便地自动创建运算放大器电路和MOSFET放大器电路Improved piece wise linear source supports large data files and allows you to repeat data instead of running to the end of the list and stopping改进的电路错误检查（支持“无连接/悬空”管脚 - “no-connect” pins）（以前Multisim中的虚拟集成块管脚不能悬空！）Better performance when capturing large designsImproved

18、 printing of multipleprojects18Multisim 2001之后的Multisim套件在2006年初被美国NI（National Instruments）公司收购前，Multisim套件包括以下几个部分：Multicap：专业电路图绘制、捕获软件；Multisim：电路仿真软件，提供完整的电子电路分析模拟功能，集成了Multicap；Ultiboard：与Multicap、Multisim紧密结合的自动布线软件；Ultiroute：高级自动布局布线引擎，需要搭配Ultiboard使用；MultiMCU：MCU设计编程软件，与Multisim协同工作，为Multisi

19、m增加微控制器（即MCU，包括805x单片机和PIC可编程控制器）模拟功能，可使Multisim建立包含有内置执行代码的MCU的仿真模拟模型；Commsim：通信系统分析仿真软件；MultiVHDL：VHDL语言设计编程软件，与Multisim协同工作，可使Multisim建立包含有VHDL部件的仿真模拟模型；Multiverilog：与MultiVHDL类似，但针对Verilog HDL语言。19NI Circuit Design Suite 10.02007年1月，NI公司将Multisim套件改名为National Instruments Circuit Design Suite 10.

20、0套件后推出，其中主要包括Multisim、Multisim MCU Module（即以前的MultiMCU）和Ultiboard等三个部分。该套件是非常易用的捕捉、仿真、配置和传递的专业PCB设计工具套件使用交互仿真和高级SPICE分析的电路状态增益升高对完整系统验证可使用带微控制器的混合电路模式仿真降低原理错误，从示意图到输入采用集成的设计流程可进行完整的设计和虚拟测试来验证带有仿真数据的原型测量20NI Circuit Design Suite 10.0新增功能及改进 对交互式元件支持鼠标点击操作和控制 针对以前版本常见的“Time Step Too Small”错误新增收敛助手（Con

21、vergence Assistant）来调节仿真设置 提高了元件库的质量和广度（增加了1000种新元件及功率仿真元件、新的双极性源、LCD模块等） 扩展改进了其中的SPICE建模能力 改进了仿真结果数据的可视化功能 改进了分析功能 扩展了在MCU Module中的编程语言支持（C语言、汇编语言）及代码文件管理 可导出Multisim电路图到Mentor Graphics PADS 提高了Ultiboard的速度和质量2122NI Circuit Design Suite 10.0.1在2007年6月，NI公司推出了NI Circuit Design Suite 10.0.1版本，主要是修改了一

22、些Bug，并增加了本地化功能（包括英文版、德文版和日文版）。23NI Circuit Design Suite 10.12008年5月，NI推出了NI Circuit Design Suite 10.1版本。更新有：The Multisim Automation APIVirtual NI ELVIS IINI ELVIS instrumentsEnhancements to NI LabVIEW instruments in MultisimAdditions to the component database. These include around 300 new components

23、 from leading manufacturers (AD, TI), more than 500 updated components, and the latest generic power simulation parts.Extended SPICE modeling capabilitiesNI Update ServiceVista complianceSupport for TDMS data filesFile compatibility with NI Circuit Design Suite 10.0.xNew font rendering in NI Ultiboa

24、rdSystem Requirements: Windows 2000 Service Pack 3 or later, Windows XP, Vista, or 64-bit Vista.24NI Circuit Design Suite 10.1.12009年2月，NI推出NI Circuit Design Suite 10.1.1版本。更新有：Improved parameter support for semiconductor devicesAdded support for Cadence PSpice temperature parametersImprovements to

25、SPICE DC convergence algorithms316 new components from National Semiconductor and Analog DevicesLocking toolbarsAdvanced Multisim component searchOptional metric suffix for RLC ComponentsSet default background color for instruments and analysis grapherDisable automatic rewiring of large pin-count co

26、mponentsAutomatic database synchronization for custom UItiboard componentsEnhanced Gerber file viewer in Ultiboard25NI Circuit Design Suite 11.02010年1月，NI推出NI Circuit Design Suite 11.0版本。更新有： Programmable logic design from schematic (电路图HDL). Better ways of working with analog simulation. Improvemen

27、ts to digital simulation. Additions and improvements to analysis. Improvements to data visualization and manipulation in the Grapher. Updated component database (550 new, 650 updated). New schematic net system. Enhanced Projects and New Packing Function. All new Forward and Backward Annotation. Addi

28、tional functionality in the LabVIEW-Multisim Instrument Interface. Integration with NI Example Finder (in Help Menu). General improvements to Multisim usability. Improved Multisim simulation description in help file. General improvements to Ultiboard. File compatibility with Circuit Design Suite 10.

29、x./multisim/ultiboard/System Requirements: Windows XP; Windows Vista; or Windows Vista, the 64-bit version; Windows 7, both 32- and 64-bit versions 我们实验采用！26Multisim的基本界面27Multisim的界面示例28Multisim的工具栏新建打开存盘TTL和CMOS器件信号源库二极管库三极管库混合集成电路库缩放、全屏开关指示器库模拟器件库仪器库基本器件库模拟开关各种数字器件库其它器件库机电元件库射频元件库292应用可编程逻辑器件的电子系

30、统设计2.1 概述2.2 ispLSI原理（了解即可！）2.3 ispGDS原理与编程2.4 ispLEVER介绍2.5 基本ISP实验板简介2.6 扩展实验板简介2.7 MAGIC3100开发板简介30可编程逻辑器件(Programmable Logic Device)，简称PLD，具有较大的设计灵活性和高性能，越来越受到重视和广泛应用。它可以分为SPLD(Simple PLD)、 CPLD (Complex PLD)和FPGA(Field Programmable Gate Array)等。2.1 概述31SPLDSPLD包括：PLA(Programmable Logic Array)、P

31、AL(Programmable Array Logic)、GAL(Generic Array Logic)、PROM、EPROM、E2PROM以及EPLD(Erasable PLD)等。SPLD集成度较低，功能较弱，只能用于较简单的电路。32CPLDCPLD基本上是多个SPLD在单片(Single-Chip)上的集成。CPLD的集成度高，可以实现比较复杂的电路或系统。其优点是结构具有规则性，可以较好地预测延迟时间等特性参数。其市场增长极快，已经广泛应用于各个领域。33FPGAFPGA的特点是有较多的触发器、快速的局部互连、高集成度等。FPGA在许多领域，诸如：数字信号处理、数字通信、复杂数字系

32、统等方面已得到广泛的应用。34FPGA和CPLD的比较尽管FPGA和CPLD都是可编程ASIC（Application Specific Integrated Circuits，专用集成电路）器件，有很多共同特点，但由于CPLD和FPGA结构上的差异，二者具有各自的特点： CPLD更适合完成各种算法和组合逻辑，FPGA更适合于完成时序逻辑。换句话说，FPGA更适合于触发器丰富的结构，而CPLD更适合于触发器有限而乘积项丰富的结构。CPLD的连续式布线结构决定了它的时序延迟是均匀的和可预测的，而FPGA的分段式布线结构决定了其延迟的不可预测性。在编程上FPGA比CPLD具有更大的灵活性。CPLD

33、通过修改具有固定内连电路的逻辑功能来编程，FPGA主要通过改变内部连线的布线来编程；FPGA可在逻辑门下编程，而CPLD是在逻辑块下编程。35FPGA和CPLD的比较FPGA的集成度比CPLD高，具有更复杂的布线结构和逻辑实现。CPLD比FPGA使用起来更方便。CPLD的编程采用E2PROM或FASTFLASH技术，无需外部存储器芯片，使用简单。而FPGA的编程信息需存放在外部存储器上，使用方法复杂。CPLD的速度比FPGA快，并且具有较大的时间可预测性。这是由于FPGA是门级编程，并且CLB（可配置、可编程逻辑模块，Configu-rable Logic Block）之间采用分布式互联，而C

34、PLD是逻辑块级编程，并且其逻辑块之间的互联是集总式的。36FPGA和CPLD的比较在编程方式上，CPLD主要是基于E2PROM或FLASH存储器编程，编程次数可达1万次，优点是系统断电时编程信息也不丢失；CPLD又可分为在编程器上编程和在系统编程两类。而FPGA大部分是基于SRAM编程，编程信息在系统断电时丢失，每次上电时，需从器件外部的EPROM等将编程数据重新写入SRAM中；其优点是可以编程任意次，可在工作中快速编程，从而实现板级和系统级的动态配置（现在FPGA也有基于FLASH结构的，断电后程序不会丢失）。CPLD保密性好，FPGA保密性差。一般CPLD的动态功耗要比FPGA大，集成度

35、越高越明显；一般CPLD的待机（静态）功耗更低，CPLD特别适合那些要求低功耗和低温度的电池供电应用，如手持设备。现在超低功耗的CPLD和FPGA产品均有。例如Altera的MAX IIZ CPLD号称零功耗，在CPLD业界实现了最低的静态和动态功耗，非常适合于便携式媒体播放器、手机（蜂窝手机，cell phone）等需延长电池使用时间的便携式应用。37FPGA和CPLD的比较很多设计人员偏爱CPLD是因为它简单易用和高速的优点。CPLD更适合逻辑密集型应用，如状态机和地址解码器逻辑等（既然提到状态机，就说明CPLD同样也可用于时序逻辑设计，我们实验中将看到这一点；我们实验中将用到CPLD和S

36、PLD）。而FPGA更适用于CPU和DSP等寄存器密集型设计。最后是一种比较有代表性和总结性的说法：FPGA is more suitable for more complex, need register design like counter. FPGA适合实现像计数器那样需要寄存的复杂逻辑。CPLD is more suitable for glue logic like decoder. CPLD适合实现像解码器那样的固定逻辑。38FPGA和CPLD的比较（小结）许多设计人员都熟悉传统的PLD，并喜欢这种结构所固有的灵活性和易用性。CPLD为ASIC和FPGA设计人员提供了一种很好的替

37、代方案，可让他们以更简单、方便易用的结构实现其设计。CPLD现已达到数十万门的密度，并可提供当今通信设计所需的高性能。大于50万门的设计仍需ASIC和FPGA，但对于较小型的设计，CPLD仍不失为一个高性价比的替代方案。39我们CPLD实验的主要教学目的不同EDA厂商在推出其PLD芯片产品的同时，也会同时推出该芯片的设计开发平台软件。例如要设计开发Altera公司的FPGA/CPLD芯片的话，就只能用Altera公司自己的Quartus II软件(最新版本11.1 2011年11月发布；旧的Max+plus II早已停止升级且已被Quartus II取代)，且该软件不支持其它公司芯片的开发设计

38、。40而要设计开发Lattice公司的CPLD/FPGA芯片的话，就只能用Lattice公司的Diamond/ispLEVER套件了(不同最新版本2011年12月/10月/9月发布)，当然它也不支持其它公司芯片的开发设计。软件的使用总是有个由陌生到熟悉的过程，而关键是要掌握PLD芯片开发设计的技术。通过CPLD实验，可以学到如何利用ispLEVER软件来开发设计Lattice公司的CPLD/FPGA芯片，同时还可以学到简单SPLD芯片的编程设计方法，从而为今后可能遇到的类似芯片开发设计作好知识储备。41属于CPLD工艺的产品有很多类，我们主要介绍ISP（In-System Programmab

39、le在系统可编程）器件。下面以Lattice公司的ISP器件为例，介绍ISP的原理和应用开发方法。Lattice专利所有的E2CMOS技术由于其内在性能、可再编程性及可测试性等方面的优点成为可编程逻辑器件产品的首选处理工艺。E2CMOS具有电可擦写能力，是ISP器件的基石。Lattice公司是世界上第一片GAL的诞生地。近年来，该公司在HDPLD(High Density PLD)的研制方面也取得了很大的进展，特别是于1991年发明并率先推出了高密度在系统可编程ISP逻辑器件，开拓了新一代的PLD。目前Lattice公司生产的HDPLD有多个系列：ispLSI 1000、2000、3000、5

40、000、6000、8000系列。2.2 ispLSI原理（了解即可！）42ispLSI系列产品LSI=Large Scale Integration大规模集成为适应不同的用户需要，可编程逻辑器件一般都有各种不同规模的芯片。Lattice的ISP器件主要有以下系列：1000：125/225MHz工作时钟，有20008000个PLD逻辑门，适用于高速编码、总线管理、LAN、DMA控制等，为基本系列（1000/1000E/1000EA）。2000：100/180/225/300MHz，有10008000个PLD逻辑门，I/O端口较多，适用于高速计数、定时等场合，为最快系列（2000/2000V/20

41、00E/2000VE/2000VL）。5000：125/180MHz工作时钟，有600024000个PLD逻辑门，采用SuperWIDETM技术，可支持64位函数，适用于数字信号处理、图像处理、数据加密、解密和压缩等，BGA封装可选，为最宽系列（5000VE/5000VA）。8000：110/125MHz工作时钟，有3200060000个PLD逻辑门，采用SuperBIGTM技术，适用于高密度数字信号处理等，采用BGA封装，为最大、最高密度系列（8000/8000V）。43在系统可编程逻辑器件（ISP器件）是一种可以在电路系统中最后完成其逻辑功能的新型逻辑电路器件。该器件在系统安装完成后，可以

42、让用户在不改变电路系统的设计和线路板的硬件设置的情况下，为重构逻辑而直接在电路板上对该器件进行编程、再编程或反复编程，而不需要额外的编程器。ISP技术使得用户在产品的整个寿命周期中获得无形的利益。从设计、制造到现场升级、维护，采用ISP技术可以加速产品的上市，并能降低研发和生产成本。ISP器件的开发具体就是采用本实验要讲到、用到的ispLEVER软件来进行！44ISP先进封装技术一般常见的IC芯片封装类型：DIP(Double In-line Package双列直插式封装)PLCC(Plastic-Leaded Chip Carrier塑料芯片载体封装)Lattice提供最新的无铅封装方案（L

43、ead-Free, RoHS Compliant Packaging）（RoHS = Restrictions on the use of Hazardous Substances），已通过ISO14001环境管理体系认证“先进封装类型”包括：TQFP（Thin Quad Flat Pack四边扁平封装）BGA（Ball Grid Array塑料球格阵列封装）45ispLSI3256结构图主要有万能逻辑块(GLB)、集总布线区(GRP)、输出布线区(ORP)、时钟单元(CLK)、输入总线、I/O单元、系统边界扫描单元（3000系列特有），对于1000和2000系列还有专用输入口(DI)。每8个

44、GLB、1个ORP、16个I/O单元和2个专用输入口组成了一个万能板(megablock)。GLB-Generic Logic Block; GRP-Global Routing Pool;ORP-Output Routing Pool; CLK-Clock Distribution Network集总布线区GRP：位于芯片中央，任务是将所有片内逻辑通过布线联系在一起，供设计者使用。ispLSI器件的结构46GLB由与阵列(AND Array)、乘积项共享阵列(Product Term Sharing Array，简称PTSA)、重构寄存器(Reconfigurable Registers)和

45、控制部分(Control Functions)组成。1000/2000系列GLB结构GLB越多，可实现越复杂的逻辑功能！例如3256有32个Twin GLB，实验用的1016有16个GLB。47GLB的多种使用方式乘积项共享方式：任意一个输出都可以用到逻辑阵列输出的一个或多个或门的输出，采用这种方式最多可以有20个乘积项。适用于乘积项多于7个的复杂逻辑输出。乘积项直通方式：对四个或门，每个都只能输入四个乘积项，其输出跳过PTSA，跳过异或门，直接到达D触发器。适用于对时间延迟要求严格的信号，即标有CRITICAL的信号。异或门方式：阵列中的4、4、5、7组合中各有一个乘积项不进入或门，而直接进

46、入异或门，与乘积项共享后的输出进行异或。采用这种结构，GLB可以实现一些更为复杂的逻辑。48输出布线区结构图输出布线区(ORP)可以把输出信号从GLB引向指定为输出口的I/O单元。由于输出布线区的布线功能相当强大，使得用户对输出端口的分配具有很大的灵活性。GLB49系统时钟和系统I/O时钟时钟单元提供三个系统时钟(CLK0,CLK1,CLK2)和二个系统I/O时钟。这些时钟信号来自时钟输入引脚(Y0,Y1,Y2,Y3)（注意：ispLSI1016只有Y0Y2）。其中，Y0直接连到CLK0上，其余三个可以通过时钟分配网络(Clock Distribution Network)连到其它几个系统时钟

47、和系统I/O时钟信号上去。50I/O单元结构每个I/O单元输出端都有一个上拉电阻(Active Pull Up)，当该单元不用时，它的输出管脚处于高阻态；对于使用的管脚，设计软件在生成熔丝图(Fuse Map)文件时有是否上拉这一选项，选用上拉电阻可以提高抗干扰能力，减小电源功耗。I/O单元的时钟可以是两个系统I/O时钟中的任意一个。JEDEC fusemap file（熔丝图文件）是一种通用的可用于PLD器件的下载编程烧录的二进制文件。即为本实验的下载文件(*.jed)。JEDEC（Joint Electronic Device Engineering Council，电子设备工程联合委员会

48、）, a standards organization with representatives from major semiconductor companies on its committees, has approved a standard for the interchange of PLD data. The JEDEC file is used as the medium of transfer from the development computer environment to that of the hardware device programmer. Includ

49、ed in the file are control bits that determine the status of security cells or fuses, test vectors, and data-transmission checksums.51I/O单元的八种组成方式I/O单元根据需要可接成输入、输出、双向I/O三种形式，具体有以上8种方式。52ispGDS22原理图ispGDS(In-System Programmable Generic Digital Switch，在系统可编程数字开关阵列)能够在不拨动机械开关或不改变系统硬件的情况下，通过简单编程来快速地改变印刷

50、电路板的连接关系。如图，A排的每个端口可以同相或反相地连接到B排的任一端口；A排和B排的任一端口也可以独立地编程为高电平或低电平。2.3 ispGDS原理与编程53用ispGDS取代DIP开关由于每个端口可以通过编程的方式设置成独立的高电平或低电平，所以ispGDS 只需一半的引脚数就能取代绝大多数的DIP拨码开关，且无需上拉电阻。上图示出了用一片ispGDS14取代两片DIP开关的情况。与ispLSI器件的I/O单元相似，自带上拉电阻54ispGDS的编程ispGDS的编程源代码可以用各种文本编辑器产生，以.gds为扩展名，再用其自带的GASM编译器将其编译生成可下载到实际ispGDS器件中

51、去实现所设计逻辑的二进制的JEDEC(.jed)文件。下面是一个例子temp.gds：（其中pinx指ispGDS的实际管脚号）This is a comment 注释title=test 标题device=ispgds22 器件名pin1=pin28 同相互连pin2=!pin27 反相互连pin5=h 设为高电平pin6=l 设为低电平!pin9=pin19 反相互连mypin pin17 使用标记pin12=mypin 等效于：pin12=pin17编译生成JEDEC文件：C:gds gasm temp （在DOS方式下；假设在C:gds目录下包括ispGDS的GASM编译器；结果在同一

52、目录下生成可下载的同名temp.jed文件）552.4 ispLEVER介绍2.4.1 ispLEVER简介 1、ispLEVER概述 2、ispLSI1016器件介绍（了解即可！）2.4.2 ispLEVER的使用 1、ispLEVER的使用简介 2、ispLEVER的使用举例2.4.3 ABEL-HDL硬件描述语言（了解即可！） 1、ABEL-HDL基本语言结构 2、常用的ABEL-HDL逻辑描述语句 3、ABEL-HDL语言设计举例2.4.4 ispLEVER实验完整举例 561、ispLEVER概述ispLEVER是美国Lattice半导体公司（Lattice Semiconducto

53、r Corporation）出品的一种运行于PC机Windows环境下的优秀通用电子设计工具套件，其最早的前身是著名的ABEL软件。ispLEVER套件能够以原理图和ABEL-HDL语言及VHDL语言、Verilog HDL语言等多种方式输入设计，并且包括了逻辑功能仿真、时序仿真和波形显示器。其原理图和硬件描述语言混合输入方式使得设计输入十分灵活方便。ISP Synario ispDesignEXPERT ispLEVER Diamond2.4.1 ispLEVER简介57ispLEVER的前身是ISP Synario软件，其ISP Synario Starter套件的5.1B版本于1998年

54、推出。2000年推出的新版ispDesignEXPERT套件（8.2版本），是一个可以非常方便地进行EDA设计的集成化软件。可用于设计、实现、验证以及编程Lattice公司的所有ispLSI、MACH、PAL和GAL器件。它支持混合模式输入（即电路原理图、ABEL-HDL、VHDL、Verilog HDL语言输入）的设计实现（包括编译、适配、生成JEDEC文件及优化），支持设计的验证（包括报表、模拟仿真和静态时序分析）。58ispLEVER套件是Lattice公司最新一代系列可编程逻辑器件开发工具软件，最新版本是2011年12月发布的Lattice Diamond 1.4.1以及2011年9月

55、发布的ispLEVER 8.2。其中应用于Lattice CPLD及Lattice成熟PLD器件设计开发的ispLEVER Classic 1.5于2011年10月发布（相当于以前的ISP Synario及ispDesignEXPERT软件的最新升级）（我们实验采用！）。ispLEVER Classics System Requirements:Windows 7, Vista, XP, Windows 2000 Workstation59ispLEVER套件支持所有Lattice可编程逻辑器件产品，包括FPGA、FPSC、GDX及CPLD（如ispLSI1000系列）等等；支持Verilog

56、-HDL、VHDL、ABEL-HDL语言以及原理图与HDL语言的混合输入方式。ispLEVER套件包含ispVM System工具软件，提供一个简单明了的界面，能处理从下载熔丝图编程文件（即JEDEC文件）到器件链编程管理的一切事务，即负责完成下载和器件编程（Windows下最新版本为ispVM System 18.0.2 2011年12月发布，我们实验采用！）。ispVM Systems System Requirements:Windows: Windows 7, Vista 32-bit, XP, 2000;Linux: Red Hat Enterprise V4 and V5; UNI

57、X: Solaris 2.8602、ispLSI1016器件介绍（了解即可！）ispLSI1016是电可擦写CMOS(E2CMOS)的ISP器件，其芯片为44引脚的PLCC封装，其中38个为I/O引脚，集成密度为2000个PLD逻辑门，每片含64个D触发器，引脚到引脚的延时为10ns。整个1016器件分为万能逻辑块(GLB)、集总布线区(GRP)、输出布线区(ORP)和I/O组等部分。外部信号通过I/O Cell引到GRP，GRP用以完成任意I/O口到任意GLB的互联、任意GLB之间的互联、各输入I/O信号到输出布线区的联接；器件的所有逻辑功能均在GLB中完成，可由一个GLB或多个GLB级联共

58、同完成；1016中共有16个GLB。输入I/O Cell的输出信号和GLB的输出信号通过ORP将各输出信号连接到被定义为输出端的I/O Cell的输入端。61下图是pLSI/ispLSI 1016的功能方框图和引脚图(PLCC封装)。从左图中可以看出，该器件结构分为以下五个部分： (a)功能框图 (b)引脚图ispLSI1016介绍(1). 集总布线区GRP(Global Routing Pool)(中央布线区)：该区位于芯片的中央，其任务是将所有片内逻辑联系在一起，供设计者使用。其特点是其输入输出之间的延迟是恒定的和可预知的，例如110MHz档次的芯片在带有4个负载时的延迟时间为0.8ns，

59、与输入输出无关。这个特点使片内互联性臻于完善，使用者可以方便地实现各种复杂的设计。62(2). 万能逻辑块GLB(Generic Logic Block)：GLB是上页图(a)中两边的小方块，每边8块，共16块。GLB是由与阵列、乘积项共享阵列、4输出逻辑宏单元和控制逻辑组成。ispLSI1016介绍63(3). 输出布线区ORP(Output Routing Pool)：输出布线区可以把输出信号从GLB引向指定为输出口的I/O单元。由于输出布线区的布线功能相当强大，使得用户对输出端口的分配具有很大的灵活性。ispLSI1016介绍GLB64(4). 系统时钟和系统I/O时钟：时钟单元提供三个

60、系统时钟(CLK0,CLK1,CLK2)和二个系统I/O时钟。这些时钟信号来自时钟输入引脚(Y0,Y1,Y2,Y3)（ispLSI1016只有Y0Y2）。其中，Y0直接连到CLK0上，其余三个可以通过时钟分配网络连到其余的系统时钟和系统I/O时钟信号上。ispLSI1016介绍65(5). 输入输出I/O单元：I/O单元的时钟可以是两个系统I/O时钟中的任意一个。每个I/O单元输出端都有一个上拉电阻，当该单元不用时，它的输出管脚处于高阻态；对于使用的管脚，设计软件在生成熔丝图时有是否上拉这一选项，选用上拉电阻可以提高抗干扰能力，减小电源功耗。一个万能板的16个I/O单元共用输出使能信号。isp