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文档简介

1、实验七 用PLD设计时序逻辑电路（一）教材P334的实验六的实验任务1、2实验任务1Q是clk的12分频，且q的输出是1:1的占空比添加观察信号改变占空比CLK:KEY3引脚号：PIN_W26q:LEDR7引脚号：PIN_AC21q1:LEDR12-PIN_AD15LEDR11-PIN_AC14LEDR10-PIN_AA13LEDR9-PIN_Y13观察到的现象：每按一下CLK，q1的状态自加1，从“0000”自加到“1011”后返回“0000”，q的输出请自己总结。实验七：任务1实验任务2S1S7：状态X：输入的序列Q：状态编码Y：输出序列：1110010S1:初始状态S2:1S3:11S4

2、:111S5:1110S6:11100S7:111001S7之后若收到0则输出1否则都输出0111001000011111111101011100011110011，称序列可重叠若做不可重叠设计，则回到S1状态1状态图对应的VHDL程序状态枚举复位 1 1 1 0 0 1 0输出1CLK:KEY3引脚号：PIN_W26y:LEDR7引脚号：PIN_AC21q:LEDR12-PIN_AD15LEDR11-PIN_AC14LEDR10-PIN_AA13观察到的现象：rest和x应该与CLK配合动作，如欲得到x=1110010，先将x拨到高电平，按3次CLK，得到x=111，之后将x拨到低电平，按2

3、次CLK，这5次的CLK的动作共得到x=11100，以此类推，最后可以看到y的状态从0变1。rest的用法和q的状态自己总结。实验七：任务2rest:SW5-PIN_C13x:SW6-PIN_AC13实验八用PLD设计时序逻辑电路（二）教材P334的实验七的实验任务1、2实验任务1设计参考教材P187上图的D触发器的VHDL程序7位自启动M序列仿真结果1 1 1 0 1 0 0 1 1 1 0 1 0 0 1 1 1.CLK:KEY3引脚号：PIN_W26Q:LEDR12-PIN_AD15LEDR11-PIN_AC14LEDR10-PIN_AA13观察到的现象：每按一下CLK，记下当前Q3的状态，至少按7次以上后观察结果。Q的输出请自己总结。实验八：任务1实验任务27进制计数器的设计7位移位寄存器设计并行输出设计 0 1 1 0 0 11 1 0 0 1 0 01 串入并出将M序列发生器生成电路符号将串并转换器生成电路符号将实验任务1、2组成一个系统取出Q3或Q1、Q2均可此图取出Q1 0 1 1 1 0 1 0 CLK:KEY3引脚号：PIN_W26dout:从LEDR13到LEDR7Q1

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