EDA市场空间有望打开

1、EDA 与芯片产业紧密相关EDA 与芯片设计流程对应EDA 技术包含硬件、语言、工具等要素。EDA 技术是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关软件，自动完成用软件的方式设计电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化，逻辑布局布线、逻辑仿真。完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的技术。本文中所指的 EDA 主要为设计工具，即 EDA 软件。图表1： EDA 关键要素包含内容关键要素内容设计载体大规模可编程

2、逻辑器件（PLD，包括 PAL、GAL 等）表达方式硬件描述语言（VHDL 和 Verilog 等）设计工具开发软件及实验开发系统（CAD、CAE、EDA 软件）覆盖环节电子系统到硬件系统（逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化，逻辑布局布线、逻辑仿真、对于特定目标芯片的适配编译、逻辑映射、编程下载等）资料来源：CSDN、EDA 主要功能与芯片设计流程对应。EDA 系统包含设计输入子模块，设计数据库子模块，分析验证子模块，综合仿真子模块，布局布线子模块等。通过各个模块解决芯片设计流程中涉及的设计、验证、仿真、布线等问题。图表2： EDA 子模块资料来源：CSDN、芯片设计的多个环节均需要

3、 EDA 的参与全定制流程 vs 半定制流程全定制设计流程（从电路原理图到 GDSII 文件），包括电路图、电路仿真、版图设计、版图验证环节，一般用于设计模拟电路和数模混合电路 。在版图验证后芯片设计环节结束，物理版图以 GDS II 格式的文件交付给代工厂，进入芯片制造环节。具体定制流程如下图：图表3： 芯片全定制设计流程资料来源：CSDN、半定制的设计流程（从 RTL 到 GDSII 文件），包括 RTL 代码输入、功能仿真、逻辑综合、形式验证、时序/功耗/噪声分析，物理综合、版图验证环节，一般用于设计数字电路。其中前端将 HDL 语言转换成门级网表，后端将门级网表实现成版图。具体定制流程

4、如下图：图表4： 芯片半定制设计流程资料来源：CSDN、前端 vs 后端前端设计是指把电路设计实体化的过程，也称逻辑设计，在数字电路设计中体现为 RTL 语言描述设计，在模拟电路设计中体现为电路图设计。此外前端工作还包含前端验证（通过逻辑或者电路仿真来验证设计是否符合预期），一般前端工作花费较多时间和精力。常用工具包含 Synospys 的 VCS，Verdi，Cadence 的 Jasper，Virtuoso 等。芯片前端设计演进过程。早期技术人员通过画图，使用集合方法制造用于电路光绘的专用胶带（Photo plotter）；1986 年 Aart de Geus 发明逻辑综合工具，芯片设计

5、抽象层次提升，该技术将寄存器传输级描述 RTL 综合为门级 HDL 文件；2004 年，芯片前端设计在综合前加入版图的布局规划信息，然后调用库信息和约束条件，生成带有布局信息的门级设计结果。后端设计也称物理设计，指把设计进一步转化成版图。在数字电路设计中体现为把 RTL 语言描述的逻辑设计转化为网表，并进一步做成布局布线 GDS。对于模拟电路，体现为将电路图转化为版图，并进一步进行后端验证，常用工具包括 Synopsys 的 Design Compiler，IC Compiler，Cadence 的 Innovus，Mentor Graphics 的 Calibre 等。芯片后端设计演进过程。

6、早期技术人员进行手工布线；第一代布局布线系统产生后，布局、时钟树和布线开始独立运行；IC Compiler 推出后通过并发式的物理设计，能够提供时序、区域、耗电量、测试性与良率共同一致的最佳化方案，并且能够与 sign-off 相互关联性整合。2014 年，形成多线程基础架构，引进了创新设计存储功能和部署设计规划功能。EDA 产品不断迭代，发展至今底层技术稳定初期：手工设计到 ICCAD 阶段（1970s）EDA 出现之前主要通过手工完成电路图的输入、布局和布线。技术人员依靠手工在坐标纸上描绘版图-输入到图形发生器-用“刻红膜”的方式制做光刻版。这个时期产品特征为 EDA附属于 CAD。早期的

7、 EDA 产品附属在机械 CAD 供应商之下，利用计算机辅助进行电路原理图编辑，PCB 布局布线，使得设计师从高度重复繁杂的绘图劳动中解脱。主要功能在于交互图形编辑，晶体管级版图设计、布局布线、设计规则检查，门级电路模拟和验证等。商业模式为软硬件一体化。代表如 Applicon、CALMA、CV、 Tango 布线软件等芯片制造依靠 MOS 工艺。此时芯片制造过程特征为电路集成度不高（几百到上千个晶体管），需求较简单。EDA 的硬件载体：70s 中期可编程逻辑技术及器件问世，为 EDA 提供了设计载体的基础，开发人员尝试将设计工程自动化，出现电路布线布局工具。商业化时期：ICCAD 到 EDA

8、 阶段（1980s）该时期产品特征是具有了独立的 EDA 产品，商业化加速。三巨头诞生 Mentor、Cadence、 Synopsy。主要功能是以逻辑摸拟、定时分析、故障仿真、自动布局布线为核心，重点解决电路设计的功能检测等问题，使设计能在产品制作之前预知产品的功能与性能。80 年代后期，EDA 工具可以进行初级的设计描述、综合、优化和设计结果验证。全线 EDA 工具与系统仿真（1990s）该时期产品特征是出现功能强大的全线 EDA 工具。包括高级语言描述、系统级仿真和综合技术。主要功能在于支持系统级设计，是全线 EDA 工具。支持硬件描述语言的 EDA 工具的出现,实现从系统行为级描述到系

9、统综合、系统仿真与系统测试，真正实现设计的自动化。商业模式是软件模式为主，IP 模式。设计思想为从电路设计转向系统设计。全定制、半定制设计，ASIC 设计，标准单元库、门阵列、可编程逻辑阵列等出现；“自顶向下”（Top Down）设计理念成为主流，将设计前期的许多高层次设计由 EDA 工具来完成 。IP 模式发展，推动 EDA 产业发展。IP 模式由 ARM 公司在 90 年代开创，即将各种设计库虚拟化，形成可重复利用的、具有特定功能的集成电路模块，并将其授权给其他企业使用，交付的产品以数字形式存在。经过 90 年代的快速发展，市场规模由 1988 年的数千美元上升至 2003 年的超过十亿美

10、元。图表5： 90 年代 IP 模式迅速发展资料来源：Gartner，EDA1.0：底层技术稳定，效率提升（2000s-至今）底层技术稳定。经过三十余年的发展，以硬件语言、IP 模块复用、逻辑综合为代表的 EDA底层技术基本保持稳定。从抽象层级角度看，经历了晶体管级到门级电路到 RTL 语言的改变后，目前抽象层级停留在 RTL 集群的层次。叠加式创新推动 EDA 效率提升。1）叠加式创新。基于 FPGA 的验证，可靠性验证，远程服务器运行 EDA 等叠加式创新提升 EDA 设计效率；2）电子技术进一步融入 EDA。在仿真验证和设计两个层面支持标准硬件语言的 EDA 软件功能更加强大，电子技术全

11、方位融入EDA，功能仿真、时序分析、集成电路自动测试等功能增强。3）可编程逻辑器件变化。更大规模的可编程逻辑器件不断推出，系统级、行为级硬件描述语言更加高效。全球 EDA 市场规模约为百亿美元，市场集中度高全球 EDA 市场规模约百亿美元EDA整体市场规模在百亿美元级别。据ESD Alliance，2020 年全球EDA 市场规模达到114.6亿美元，其中半导体 IP 市场规模为 40.5 亿美元，CAE 为 36.6 亿美元，物理设计与验证市场规模 23.4 亿美元。半导体 IP 及 CAE 为其中最重要的两个细分市场。图表6： EDA 细分市场规模(亿美元)CAEIC物理设计与验证PCB和

12、MCM（印刷电路板和多芯片模块）SIP（半导体IP）服务1401201008060402001996199820002002200420062008201020122014201620182020资料来源：ESD Alliance、进入 21 世纪，半导体 IP 市场迅速发展。从市场结构看，据 ESD Alliance 数据，进入 21世纪后，半导体 IP 市场规模占比显著上升，占比从 2002 年的 3%上升至 2020 年的 35%，成为 EDA 细分市场中最重要的细分市场。IC 物理设计和验证市场规模占比稳定在 20%左右，CAE 市场规模占比则从 1996 年的 57%下降至 2020

13、 年的 32%。图表7： EDA 细分市场占比100%90%80%70%60%50%40%30%20%10%0%CAEIC物理设计与验证PCB和MCM（印刷电路板和多芯片模块）SIP（半导体IP）服务1996199820002002200420062008201020122014201620182020资料来源：ESD Alliance、EDA 市场格局较为集中全球 EDA 市场呈现三龙头格局。Synopsys 市场份额呈现上升趋势，Cadence 市场份额稳定在 20%左右，Mentor 市场份额较为稳定，稳定在 15%-20%。从市场集中度看，全球 EDA市场集中度较高，1996 年至 2

14、016 年始终维持在 52%以上，最高达 80%（2008 年）。中国 EDA 市场竞争格局较为集中。据赛迪智库，2018-2020 年中国 EDA 市场 CR3 分别为 77.1%、77.4%、77.7%。竞争格局较为集中，Synopsys、Cadence、Simens（收购 Mentor）三巨头合计占据了 77%以上的市场份额。三巨头中，Synopsys、Cadence 处于领先地位，2018-2020 市场份额均在 30%左右。Synopsys Mentor CadenceSynopsysAnsysCadence Keysight Eesof14.40%Simens EDA其他4.30%

15、15.80%3.20%4.70%15.90%3.50%4.80%16.60%3.30%30.20%31.10%32%31.10%30.40%29.10%14.20%15.40%图表8： 全球 EDA 市场份额图表9： 中国 EDA 市场份额40%35%30%25%20%15%10%5%0%1996 1998 2000 2002 2004 2006 2008 2010 2012 2014 2016 2018 2020100%90%80%70%60%50%40%30%20%10%0%201820192020资料来源：ESD Alliance、公司年报、资料来源：赛迪智库、公司年报、2016 年以来

16、 EDA 龙头全球 IP 市场份额呈现上升趋势。据 Gartner，全球 IP 市场中 ARM占据绝对领先地位，EDA 龙头 Synopsys 及 Cadence 市场份额自 2016 年以来来同样呈现上升趋势，Synopsys 的全球 IP 市场份额从 2016 年 的 13.1%上升到 2020 年的 19.2%， Cadence 的全球市场份额从 2016 年的 3.2%上升至 2020 年的 6.0%。图表10： 全球 IP 市场份额ARM SynopsysCadence48.4%43.2%45.7%46.2%44.7%40.8%41.0%24.0%17.0%17.5%18.2%19.

17、2%13.9%13.2%13.1%14.7%8.0%5.0%5.1%4.0%3.2%4.0%5.2%5.9%6.0%60%50%40%30%20%10%0%200320072013201520162017201820192020资料来源：Gartner、Synopsys（新思科技）新思科技是全球排名第一的电子设计自动化(EDA) 解决方案提供商，全球排名第一的芯片接口 IP 供应商，同时也是信息安全和软件质量的全球领导者。作为半导体、人工智能、汽车电子及软件安全等产业的核心技术驱动者，新思科技的技术一直深刻影响着当前全球五大新兴科技创新应用：智能汽车、物联网、人工智能、云计算和信息安全。新思科

18、技成立于 1986 年，总部位于美国硅谷，目前拥有 14,800 多名员工，分布在全球 132 个分支机构。新思科技近十年总收入持续增长。2011 至 2020 新思科技营业总收入稳步增长。2020 年全年公司实现营业收入约 36.85 亿元。业务的整体增长是收入增长的主要驱动因素。2018 年开始公司净利润增速转正，回归增长通道。2011-2017 年公司净利润增速波动较大，2018 年同比增速 216.7%，开始重新回归正增长通道，2018、2020 年均实现了 20%以上的增长。图表11： Synopsys 年度总收入变化趋势图表12： Synopsys 年度净利润变化趋势百万美元总收入

19、（百万美元）增速(%)百万美元 217% 532433259267221248182 36%22623% 25%5%18% 137-13%-18%-49%净利润（百万美元）同比增速（%，右轴）4,0003,5003,0002,5002,0001,5001,00050016% 14.4% 14.5% 3,685 12.5% 3,361 11.7% 3,1212,7252,4232,2421,962 2,0571,7561,5368.0%4.9%9.0%7.7%9.7%14%12%10%8%6%4%2%700600500400300200100663250%200%150%100%50%0%-50

20、%00%2011 2012 2013 2014 2015 2016 2017 2018 2019 202002011 2012 2013 2014 2015 2016 2017 2018 2019 2020-100%资料来源：公司年报、资料来源：公司年报、新思科技产品线主要分为三类：EDA、IP 和系统集成、软件完整性：1、EDA。EDA 系统被用来设计和测试集成电路(ICs)，也被称为芯片，是半导体产业链的最上游技术。2、IP 和系统集成。IP 和集成系统是一种预先设计的电路，工程师使用它们作为大型芯片设计的组件来替代自己设计这些电路。3、软件完整性。软件完整性提供了一个全面的解决方案，可以

21、将安全性、质量和法规遵从性测试构建到客户的软件开发生命周期和供应链中。Cadence（铿腾电子）全球 EDA 三大龙头之一：Cadence 成立于 1988 年，总部位于美国加利福尼亚州，有约8800 名全职员工，是电子设计自动化（EDA）的关键领先供应商。该公司旨在运用其智能系统将软件、硬件、IP 核的设计概念变为现实。图表13： Cadence 年度总收入变化趋势图表14： Cadence 年度净利润变化趋势百万美元总收入（百万美元）同比增速（%，右轴）百万美元 净利润（百万美元）同比增速（%，右轴）3,0002,5002,0001,5001,000500050%40%30%20%10%0

22、%-10%-20%-30%199119931995199719992001200320052007200920112013201520172019-40%1,5001,0005000(500)(1,000)(1,500)(2,000)600%400%200%0%-200%-400%-600%199119931995199719992001200320052007200920112013201520172019-800%资料来源：公司年报、资料来源：公司年报、Cadence 为电子设计者们提供端到端的解决方案。包括模拟和数字电路的设计、模拟、实现、验证、仿真，IP 设计和 IC 封装；先进、安全

23、的软件和 PCB 的系统设计，分析电路板和系统的电磁和电热效应以及半导体器件的协同优化；用于处理设计大规模并行计算的智能 IP。Cadence 的客户主要来自于五个行业领域：5G 通信、航天与国防、汽车电子解决方案、超大规模计算。图表15： Cadence 主要产品矩阵资料来源：公司官网、Mentor Graphic（明导国际）明导国际公司是一家电子自动化(EDA)软件和硬件公司，也是电路板解决方案的市场领导者。 2016 年被西门子并购。该公司主要提供电子设计自动化先进系统电脑软件与模拟硬件系统，用于自动设计、分析及测试电子系统与零组件的电子硬体与嵌入式系统软体。该公司向全球销售其产品，主要

24、面向军工及航空、通讯、电脑、消费电子、半导体、网络、多媒体及运输行业的公司。西门子于 2016 年收购了 Mentor Graphic，将其业务与西门子原有的工业软件相结合，推动西门子电子半导体领域的产品发展。图表16： Mentor Graphic 年度总收入变化趋势图表17： Mentor Graphic 年度净利润变化趋势百万美元百万美元 总收入（百万美元）同比增速（%，右轴）1,4001,2001,00080060040020019891991199319951997199920012003200520072009201120132015020%15%10%5%0%-5%-10%-15

25、%200150100500(50)(100)(150)净利润（百万美元）同比增速（%，右轴）3000%2500%2000%1500%1000%500%0%-500%19891991199319951997199920012003200520072009201120132015-1000%资料来源：公司年报、资料来源：公司年报、芯片产业变化或将推升 EDA 市场规模进一步提升芯片需求量及 EDA 价值占比共同上升，EDA 市场空间或进一步提升数字化转型持续推进，芯片需求量有望进一步上升。数字经济高速增长，新兴应用有快速落地，芯片需求量或将持续上升。据中国信通院，2020 年我国数字经济规模达到

26、39.2 万亿元，占我国 GDP 比重 38.6%。据综研院预测，我国数字经济规模 2021-2025CAGR 为 15%，据此推算 2025 年我国数字经济规模有望达到 78.8 亿元。假设 2021-2025 我国 GDP 复合增速 7%，至 2025 年数字经济市场规模占 GDP 的比重有望突破 50%。图表18： 数字经济重要性持续提升(万亿元)数字经济规模占GDP比重908070605040302010020052008201120142015201620172018201920202025E60%50%40%30%20%10%0%注：2021-2025 中国数字经济 CAGR 预测

27、来自综研院，中国 2021-2025 GDP 复合增速预测采用 7%资料来源：中国信通院中国数字经济发展白皮书 2021、综研院、预测数字经济快速发展，国产芯片市场规模有望持续提升。随着 5G 推动下万物互联的逐步落地，各类系统芯片需求有望逐步释放，我们预计随着数字经济的发展，我国芯片市场规模占数字经济的比重有望加速上升。根据国务院相关规划，至 2025 年我国芯片自给率达到70%，据此推算，至 2025 年我国国产芯片市场规模有望达到 1.7 万亿元，达到 2020 年的10 倍以上，国产芯片市场规模有望持续提升。图表19： 国产芯片市场规模有望持续提升中国芯片市场规模（亿元）国产芯片自给率

28、国产市场规模（亿元）占数字经济比重20164336-1.9%20175411-2.0%20186532-2.1%20197562-2.1%2020884816%13892.3%2025E2365470%165573.0%注：2025 年自给率数据来自国务院相关规划，资料来源：中国半导体行业协会、国务院新时期促进集成电路产业和软件产业高质量发展的若干政策、预测EDA 市场规模占比有望持续上升。EDA 市场规模与全球半导体销售额之间的比值，反映芯片产业的价值构成中 EDA 占据的份额大小。从历史数据看进入 21 世纪以来，该比值总体上经历了 2002-2010 的下降周期，以及 2010 年以来的

29、上升周期。随着后摩尔时代到来，我们认为 EDA 将在其中扮演更加重要的角色。我们将驱动 EDA 市场规模变化的因素拆解为量与价，该变化将表现为量价的共同驱动推动 EDA 市场规模占比进一步上升。图表20： EDA 市场规模与全球半导体销售额比值(亿美元)5,0004,5004,0003,5003,0002,5002,0001,5001,0005000EDA市场规模全球半导体销售额比值2.7%2.6%2.5%2.4%2.3%2.2%2.1%2.0%1.9%1.8%2018201920201.7%199920002001200220032004200520062007200820092010201

30、1201220132014201520162017资料来源：ESD Alliance、全球半导体贸易统计组织、后摩尔时代，芯片设计客户群体或将进一步拓展新的芯片生产模式推动客户群体变化。芯片生产模式从 IDM 模式向 Fabless-Foundry 模式转变。随着 ASIC 的发展，电路设计半定制方法兴起。芯片设计产品的客户群体随之变化。包括：1）IDM：集芯片设计、芯片制造、芯片封装和测试等多个产业链环节于一身；2） Fabless：只负责芯片的电路设计与销售；将生产、测试、封装等环节外包；3）Foundary：只负责制造、封装或测试的其中一个环节；不负责芯片设计；可以同时为多家设计公司提供

31、服务，但受制于公司间的竞争关系。图表21： 芯片生产设计模式变化资料来源：CSDN、各公司官网、后摩尔时代客户数量或拓展至系统级厂商。从晶圆厂营收构成情况看，据 Mentor 及 IC Insight 数据，来自系统厂商的收入占比从 2010 年的 2%上升到 2018 年的 16%。2012-2018年来自系统厂商/Fablesss 厂商/IDM 厂商的收入 CAGR 分别达到 70%/6%/9%。后摩尔时代，芯片制程进步带来的性能提升速度有所减缓，根据特殊场景定制、优化芯片的设计方法或将进一步推广，EDA 厂商的服务对象或将进一步拓展至系统厂商。随着 EDA 的客户群体进一步向系统厂商拓展

32、，EDA 的市场规模有望进一步提升。1%21%2%18%2%17%5%19%19%19%19%17%16%67%图表22： 晶圆厂营收构成（分来源）2%22%100%90%80%70%60%50%40%30%20%10%0%fablessIDMsystem 9%10%12% 76% 77% 80% 81% 76% 72% 71% 69% 201020112012201320142015201620172018资料来源：Mentor、IC insight，图表23： EDA 市场发展资料来源：芯片复杂度进一步上升，后摩尔时代 EDA 客单价有望上升芯片制程进步推动 EDA 变革。芯片制程的进步使

33、晶体管数量呈现指数型增长，设计难度也随之迅速提升，推动了 EDA 产品的发展。随着芯片制程进一步突破，当前进入 14nm 制程后，芯片设计中为防漏电等问题，硬性规则增加，EDA 所能实现的变通空间受压缩，EDA行业面临变革。图表24： 芯片制程变革过程资料来源：电路与系统简史、后摩尔时代产业变革对 EDA 提出更高的要求，或推动 EDA 客单价上升。后摩尔时代产业发展路径中，延续摩尔、扩展摩尔、超越摩尔分别从缩小器件尺寸、集成、新材料方面推动芯片性能的提升，而与之相匹配的是对 EDA 更高的要求，包含效率提升，整体解决方案，方法学创新等。为了满足后摩尔时代对 EDA 提出的更高要求，EDA 产

34、品持续升级，包括更强的计算性能，系统级别的整合方案与分析能力等，随着产品不断迭代，功能持续增强，客单价有望进一步上升。图表25： 电子技术的发展需要新一代的 EDA资料来源：电路与系统简史、数字前端重要性凸显。数字化社会趋势下，新兴应用爆发，系统芯片向先进制程演进。据 IBS，验证相关成本（包含验证软件、原型验证、物理验证等）在芯片设计总成本中的占比会逐步提升。而早期验证工作有助于减少试错成本，因此数字前端验证的重要性或将进一步凸显。据 IBS，至 2025 年我国验证 EDA 市场规模或达到 71.1 亿美元，超过其他 EDA的总和。图表26： 芯片成本结构变化图表27： 中国 EDA 市场

35、规模IP Qualification Physical ValidationArchitecture SoftwareVerification Prototype(百万美元) 600500400300(亿美元)验证EDA其他EDA中国整体EDA CAGR：66.5%中国验证EDA CAGR：83%1201008060200100022nm16nm7nm40205nm 020192025资料来源：IBS、资料来源：IBS、EDA 市场或进入 2.0 时代。EDA 2.0 (EDaaS)是解决芯片需求剧增和设计人才缺口的关键路径。EDA 1.X 难以满足应用系统厂商需求，而 EDA 2.0 不仅可

36、以大幅度提高芯片设计效率，还能降低芯片设计技术门槛，普惠芯片设计，扩大芯片设计人群，同时解决芯片需求增长缺口。图表28： EDA2.0资料来源：EDA2.0 白皮书、行业发展趋势一：云+EDAEDA+云主要包括五大部件：IT 资源、CAD 环境、EDA 软件、IP（知识产权）、PDK（工艺设计套件）。从云化程度来看，可以分为算力上云到生态链跨界融合六大过程。EDA 与云结合包括 EDA 上云与云原生 EDA 两种方式。EDA 上云指将 EDA 软件部署于云服务器，有助于通过弹性算力池解决动态资源调配的问题。EDA 上云主要面临的问题在于将软件部署于云的过程中存在的云端通信、安全、资源调配等问题

37、。云原生则是软硬件架构深度调整，除弹性算力调配的优势外，还拥有后台一体化、数据一体化、支持异构计算等优势，云原生模式在支持研发协同、数据利用方面具有一定的优势。图表29： EDA+云的两种方式资料来源：芯片设计规模增长，算力需求提升随着工艺越来越先进，芯片设计规模愈发庞大，EDA 厂商对服务器与算力的需求也与日俱增。规模的增大使得设计、逻辑综合、物理验证到 Signoff 等各个阶段对 cpu 和内存要求越来越高。在芯片项目的早期以及中期，服务器资源需求还可控。一旦到了项目后期，全芯片的前仿、后仿、PV、时序修复等算力需求火力全开，使得服务器不堪重负。芯片设计流程中，对于算力的需求在仿真环节体

38、现得尤为明显。在如今的尖端制造工艺节点上，DRC（Design Rule Check，设计规则检查）已经不只是简单的 DRC 了，还牵扯到 eqDRC、多重曝光（Multi-patterning）、模式匹配等问题；LVS（Layout Versus Schematic，一致性检查）则需要加上 ESD 检查、可靠性检查之类的问题。不仅检查操作数量在增加，类型也在扩展，节点迭代造成的算力需求增长还在持续。图表30： 芯片设计流程中仿真环节对算力的需求越来越大资料来源：EDA+云有助于提供弹性算力及研发协同EDA+云带来的好处主要体现在三个层面：1、弹性算力支持。工艺进步带来算力需求暴增，芯片设计企

39、业若按照传统的自采自用，在这方面的投入将是巨大的。芯片设计企业自己购买一台服务器，假设要用 100 个小时进行芯片仿真验证，而云上的 100 台服务器资源，1 小时就能完成相同工作量。2、算力智能调度。传统 IT 模式下，通常都是先构建一个固定规模的集群，然后提交任务，资源规划问题较为复杂。云计算模式下，考虑制造工艺节点迭代等因素，根据项目进度来智能规划算力分配。3、便于研发协同。很多芯片企业在全国甚至全球设立研发中心，不同研发中心之间进度难以协同。云端芯片设计方案下，不同中心的研发进度可以在云端实现实时更新，通过云桌面形式可以实现设计协同。图表31： EDA 上云通过弹性付费实现降本增效资料

40、来源：海外厂商 EDA+云的探索已逐步展开EDA 上云过程主要由三大海外 EDA 巨头引领，按云化节点可以分为概念探索和运化落地两个阶段。早在 2011 年 EDA 上云就开始被当时市场的主要参与者们提起，Synopsys 首先提出 EDA+公有云的理念，但当时的巨头们并没有真正迈出云化的步伐，EDA 上云更多停留在概念阶段。2018 年之后，EDA 上云才真正有了落地实践，开始步入正轨。图表32： 海外 EDA 供应商云化过程资料来源：Synopsys 官网、Cadence 官网、Mentor Graphic 官网、概念探索阶段，市场主要参与者们对于 EDA 上云仍存在疑虑。2011 年，S

41、ynopsys 首先提出 EDA 公有云，但彼时 Synopsys 和 Cadence 都提到，“云计算尚不适用于定制化很强的工作流”。当时不同的 EDA、IP 供应商之间几乎没有合作，同时究竟哪些代码能上云尚难理清，芯片设计企业在对安全问题表现得较为谨慎。2014 年全球无晶圆厂半导体行业龙头 eSilicon 提出 2020 年前将全面上云，成为一个 Serverless 的公司。2015 年 IBM 与 SiCAD合作，提出基于自家的云基础设施来提供工具，用户按时间、流量付费。2018 年 EDA 上云进程的重要分界点，三巨头几乎同时发布了自己的云上 EDA 产品：1、2018 年 6

42、月 8 日，Mentor 宣布推出定制化验证云仿真平台Veloce Strato，可直接在 AWS上按需访问。该平台在广泛的部署场景中扩展了硬件仿真的可用性，使得半导体公司可以访问用于 SoC 和系统级系统验证的硬件仿真。2、2018 年 6 月 25 日，Cadence 发布 Cadence Cloud Portfolio，组合中的工具包括：电路仿真、电源和 EM 分析、逻辑仿真、形式验证、物理验证、时序签核、提取、电源完整性和库表征等。台积电、亚马逊、微软和谷歌都是其合作伙伴。3、2018 年 6 月 26 日，Google 在设计自动化大会上首次展示云上 EDA，并在 Google Cl

43、oud上实现了Synopsys VCS 仿真解决方案；同年 10 月宣布已与台积电、AWS 和Azure 合作，提供基于云的简化 IC 设计环境。2018 年之后，EDA 上云进程进一步深化。2019 年 3 月，Synopsys 和三星宣布联合推出首个支持云的产品。通过三星 SAFE 云设计平台提供的 Synopsys 产品包括设计实施、签核和验证等产品，涵盖了完整的 RTL-to-GDSII 流程。2019 年 4 月，Cadence 发布了CloudBurst 平台，6 月又发布了Cloud Passport 合作伙伴项目。2019 年6 月，Microsoft Azure和 Mento

44、r 及台积电在 10 小时内验证了AMDEPYC 上的大尺寸 Radeon Instinct Vega20 集成电路设计，成为产业多方共同成就“云中 EDA”的一个典型案例。2020 年 7 月新思科技宣布与台积电和微软的合作已经实现了一项突破性的、可高度扩展的云上时序 signoff 流程。总结来看，全球半导体企业上云进程表现为如下格局：图表33： 全球半导体企业上云进程资料来源：速石科技官网，行业发展趋势二：AI+EDAAI 在 EDA 中的应用处于增强智能阶段AI 在EDA 中的应用处于增强智能阶段。华美半导体协会（CASPA）2017 年会期间，Cadence公司工程师 David W

45、hite 提出 AI/ML 的采用过程可以分为四个阶段，分别为快速模式、增强智能、假设最优、全机器自动化，目前将机器学习应用到 EDA 方面，处于增强智能阶段。图表34： AI 在 EDA 中应用的不同阶段资料来源：CASPA、确定芯片 Block 布局是芯片设计过程中最复杂的阶段，核心目标是使功率、性能和面积最小化，即 PPA（Power、Performance and Area）最小化。计算机芯片通常分为数十个Block，每个 Block 都是一个单独的模块，例如内存子系统、计算单元或控制逻辑系统等。这些 Block 可以通过网表，以及宏（Macro，即内存组件）和标准单元（NAND、NO

46、R 和 XOR 等逻辑门）等电路组件图来描述，而所有这些组件均通过导线连接。确定芯片 Block 布局的过程通常称为芯片的布局规划，是芯片设计过程中最复杂，也是耗时最久的阶段之一，涉及到将网表放置在芯片的画布（2D 网格）上，以便尽量使 (PPA) 最小化。图表35： 芯片设计中 Block 放置过程资料来源：Nature、AI 可以基于神经网络模型，将布局问题作为一个强化学习（RL）问题，用机器学习的方式快速给出最优的布局方案。人类专家使用现有的布局工具进行设计需要耗费数周时间，才能产生满足多方面设计标准的解决方案。这个问题的复杂性来自于 Netlist 图的大小（包含了数百万到数十亿个节点

47、）以及计算过程带来的高昂成本。而 AI 方法下，可以将芯片布局问题称为强化学习（RL）问题，并在该问题中训练一个代理（例如 RL 策略网络）来优化放置。此方法可以在 6 小时内生成优于或可与人类专家芯片设计师媲美的芯片布局，并大幅缩短所需时间。图表36： 使用 AI 模型训练前后芯片布局对比资料来源：Chip Placement with Deep Reinforcement Learning、在谷歌 2020 年 4 月发布的论文Chip Placement with Deep Reinforcement Learning中，谷歌使用AI 方法对芯片布局进行实际检验，发现从多个维度来看布局效

48、率均有所提升。在实证中，谷歌选择人类专家布局和最前沿的 RePlAce 方法作为基准与 AI 方法进行对比，从耗费时间、芯片面积、功率、线长和拥挤程度五个维度得分情况来看，AI 方法表现出色，大多数情况下效果优于人类和 RePlAce，在耗费时间方面尤为出众。图表37： 谷歌 AI 模型芯片布局效率显著高于人类和前沿算法资料来源：Chip Placement with Deep Reinforcement Learning、在整个 IC 设计流程中，除了基础的数字模拟设计之外，另一块重要的任务来自验证，而AI 对于加速验证过程，缩短芯片设计周期起到了显著促进作用。以 Synopsys 为例，公

49、司于 2018 年 9 月初宣布，推出一种基于 AI 的最新形式验证应用，即回归模式加速器。可将设计和验证周期中的性能验证速度提高 10 倍，以验证复杂的芯片系统 (SoC) 设计。传统的集成电路芯片验证的测试方法是测试规则、架构和规范等等，而在 AI 时代更多的是垂直应用，需要进行的验证也是在应用层面。验证在应用层面进行，即需要技术仿真出 AI引擎，然后在 CPU 系统上把这些数据推送到 AI 引擎，可以产生一个虚拟的 PCI，也可以执行用户想要执行的应用，向用户提供性能、功耗以及数据等。以自动驾驶领域的应用为例，Mentor 将自身的算法与西门子本身的软件相结合，开发出了一个建模系统，可以

50、让自动驾驶的车辆在虚拟环境中驾驶以积累数据。如下图所示，Simcenter Prescan 可以模拟道路环境、行人和路况，这些数据都会输送到系统层面。Simcenter Amesim 可以让模拟汽车动力总成、底盘以及刹车或行驶的传动系统情况。图表38： AI 时代更多的是垂直应用，需要进行的验证也是在应用层面资料来源：公司官网、AI+EDA：海外巨头已纷纷展开布局2020 年 Synopsys 推出 DSO.AI，以 AI 技术推动芯片设计效率提升。DSO.ai 是“设计空间优化 AI”的缩写，代表了整个开发流程中最具挑战性的芯片设计过程之一。具体来说，就是在设计和芯片技术选择的巨大组合空间中

51、进行搜索，以确定芯片设计圣杯的最佳配方：性能、功率和面积（PPA）。在四个初始设计项目中，使用 DSO.ai 技术能够比现有的设计流程平均快 86%，并且使用更少的员工来完成，此外所有的项目都达到或超过了 PPA 的要求。图表39： DSO.AI 助力计算过程资料来源：新思科技公众号、Cadence 分别从 Inside 和 Outside 两方面布局机器学习能力：Inside 注重于工具本身，力图让工具更智能，使得用户获得更好的 PPA 和更快的引擎；Outside 则注重于人，让机器通过学习的方式积累经验，减少人工干预，极大地释放生产力。Outside 方面，2017 年 Cadence

52、推出 Vision C5 DSP，是业界第一个独立的、自包含的 AI DSP IP 核，针对具有高可用性 AI 计算需求的视觉、雷达/激光雷达和融合传感器应用进行了优化。2018 年 11 月，Cadence 推出 Cadence Tensilica DNA100 处理器 IP，是首款深度神经网络加速器（DNA）AI 处理器 IP，无论小至 0.5 还是大到数百 TeraMAC（TMAC），均可实现高性能和高能效。图表40： Cadence Vision C5 DSP图表41： Cadence Tensilica DNA100 处理器 IP资料来源：公司官网、资料来源：公司官网、Inside

53、方面，2020 年 3 月，Cadence 发布业界首款基于机器学习引擎的新版数字全流程，数字全流程中的 iSpatial 技术可以精确预测完整布局对 PPA 的优化幅度，实现 RTL，设计约束和布局布线的快速迭代，总功耗减少 6%，且设计周转时间加快 3 倍。用户可以使用统一的用户界面和数据库完成从 Genus 物理综合到 Innovus 设计实现的无缝衔接。图表42： Cadence 数字全流程的 iSpatial 技术资料来源：公司官网、国内 EDA 厂商梳理华大九天，中国 EDA 产业的龙头产业。华大九天成立于 2009 年，一直聚焦于 EDA 工具的开发、销售及相关服务业务。公司主要

54、产品包括模拟电路设计全流程 EDA 工具系统、数字电路设计 EDA 工具、平板显示电路设计全流程 EDA 工具系统和晶圆制造 EDA 工具等 EDA软件产品。公司主要从事 EDA 软件的开发、销售及相关服务：下游客户主要为集成电路设计及制造领域企业。芯华章，由一支 EDA 创始团队于 2020 年 3 月创立，致力于提供新一代 EDA 智能工业软件和系统的研发、销售和技术服务。芯华章于 2021 年 6 月 15 日正式发布EDA 2.0 白皮书：明确下一代集成电路智能设计流程（EDA 2.0）目标，并开创性地提出平台服务模式EDaaS (Electronic Design as a Serv

55、ice)。芯和半导体，EDA 软件、集成无源器件 IPD 和系统级封装领域的领先供应商，公司成立于 2010 年，前身为芯禾科技。2019 年 10 月，为了加强企业品牌建设，芯禾科技宣布在上海成立芯和半导体科技（上海）有限公司，并将芯禾科技纳入芯和半导体旗下，正式启用全新名称芯和。概伦电子，大规模高精度集成电路仿真、高端半导体器件建模、半导体参数测试解决方案的厂商：概伦电子致力于推动先进工艺开发和高端芯片设计的深度联动，提升产业竞争力。公司由行业资深团队于 2010 年成立，客户群体覆盖了众多国际知名的集成电路设计与制造公司。国微思尔芯，多年来一直专注于集成电路电子设计自动化（EDA）领域，

56、创立于 2004 年。国微思尔芯作为上海市重点 EDA 企业和业内知名的 EDA 解决方案专家，业务主要覆盖原型验证、架构设计和验证云。国微思尔芯客户应用包括 5G、数据中心、AI/ML 和自动驾驶等大规模 SoC 设计。杭州广立微电子股份有限公司，领先的集成电路 EDA 软件与晶圆级电性测试设备供应商，公司成立于 2003 年，专注于芯片成品率提升和电性测试快速监控技术，是国内外多家大型集成电路制造与设计企业的重要合作伙伴。多次获奖国家高新技术企业以及杭州市高新区（滨江）瞪羚企业。苏州珂晶达电子有限公司，成立于 2011 年，从事科学计算软件开发，集成电路辅助设计软件开发和相关的技术服务。客户已遍及国内、欧美和亚太区域。公司主要服务于半导体 Foundry 和 Fabless 厂商，航天、国防行业元器件厂商，大专院校和研究院所。主要产品包括：半导体器件和工艺仿真（TCAD）软件；辐射环境、输运和效应仿真分析软件；多物理数值仿真软件；三维网格划分和数据可视化软件