全加器与全减器设计

1、学校代码：学号：合肥骞院Hefei University数电设计报告NUMBER OF ELECTRICAL DESIGNREPORT设计题目：全加器与全减器设计学位类别：工学学士年级专业(班级)：电子信息工程 1班作者姓名：汤家映( 1405011019 )、宋道远( 1405011020 )、朱亚东(1405011022 )导师姓名：谭敏完成时间： 2015-5-17全加器与全减器设计全加器与全减器设计目录 TOC o 1-5 h z HYPERLINK l bookmark12 o Current Document 一、设计任务 2.用组合逻辑电路设计1位二进制全加器与全减器 2.用双8

2、选1数据选才i器 74LS151设计1位二进制全加器与全减器 2.用广义译码器 VHDL语言设计 1位二进制全加器与全减器 2 HYPERLINK l bookmark14 o Current Document 、设计过程 2.用组合逻辑电路设计1位二进制全加器与全减器 2(1)进行逻辑抽象，建立真值表 2(2)画出卡诺图 2(3)画出逻辑电路 3.用双8选1数据选才i器 74LS151设计1位二进制全加器与全减器 3(1)逻辑问题进行抽象，列出真值表 3(2)歹U出函数表达关系 4(3)用数据选择器74LS151画出逻辑电路图 4.用广义译码器 VHDL语言设计 1位二进制全加器与全减器 5

3、 HYPERLINK l bookmark16 o Current Document 三、总结 6全加器与全减器设计一、设计任务1、用组合逻辑电路设计1位二进制全加器与全减器；2、用双8选1数据选才举器 74LS151设计1位二进制全加器与全减器;3、用广义译码器 VHDL语言设计1位二进制全加器与全减器。:、设计过程1、用组合逻辑电路设计1位二进制全加器与全减器（1）进行逻辑抽象，建立真值表全加器与全减器真值表输入输出ABC全加器（m=。全减器（m=1）SDSD00000000011011010101101101011001010100101010101001111111（说明：当m=1时为

4、全加器 A.B分别表示被减数和减数C表示低位向高位的借位数，S表示本位和值，D表示向高位的借位； 当m=0时为全加器 A.B分别表示两个加数C表示低位向高位的进位数，S表示本位和值，D表示向高位的进位）（2）画出卡诺图全加器与全减器设计的卡诺图BCmA00011110000110011001110110101001S的卡诺图DBCmA00011110000000010101111111100101全 加 器： m=0 时S = A二 B 二 C, D = AB AC BC = AB *AC *BC全减器：m=1 时，S = AB 出 C, D = AB + AC + BC = ABACBC(3

5、)画出逻辑电路根据最简逻辑表达式画出逻辑电路图2、用双8选1数据选才举器 74LS151设计1位二进制全加器与全减器;(1)逻辑问题进行抽象，列出真值表全加器与全减器设计全加器与全减器真值表mABCSD0000000001100010100011010100100101010110010111111000r 0010011110101110110111001011010011101001111114(说明：当m=1时为全加器 A.B分别表示被减数和减数C表示低位向高位的借位数，S表示本位和值，D表示向高位的借位当m=0时为全加器 A.B分别表示两个加数 C表示低位向高位的进位数，S表示本位和值

6、，D表示向高位的进位)(2)列出函数表达关系根据上面真值表，列出逻辑函数表达式(标准与或式)S =mABC mABC mABC mABC mABC mABC mABC mABCD =mABC mABC mABC mABC mABC mABC mABC mABC(3)用数据选择器 74LS151画出逻辑电路图根据逻辑函数的标准与或式画出逻辑电路图INPUVCC全加器与全减器设计74151INPUTABCINPUD0VCCD1D2D3D4D5D6D7GN74151ABCD0D1D2D3D4D5D6D7GNVCCInpu I-Vee-WNMULTIPLEXERWNMULTIPLEXER3、用广义译码

7、器 VHDL语言设计根据全加器与全减器的真值表编写1位二进制全加器与全减器VHDL程序，程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY JJ ISPORT(M,A,B,C:IN STD_LOGIC;S,D:OUT STD_LOGIC);END ENTITY JJ;ARCHITECTURE one OF JJ ISSIGNAL MABC:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINMABCS=0;DS=1;DS=1;DS=0;DS=1;DS=0;DS=0;DS=1;DS=0;DS=1;DS=1;DS=0;DS=1;DS=0;DS=0;DS=1;DNULL;END CASE;END PROCESS;END ARCHITECTURE one;三、总结本次关于全加器与全减器的设计是由本组三人共同合作配合完成，知道了合作 完成任务的重要性。通过这次课程设计，加强了我们思考和解决问题的能力，巩固数字逻辑电路的 理论知识，进一步发现自身的优点与不足：当面对问题时我们能冷静的想出解决问 题的思路，同时也会去付诸实施。然而，在处理事情的过程中，也遇到了一些困难, 我们虚心的与同学讨论，向老师请教。总的来说，我认为这次的